10G以太网的UTOPIA接口设计与实现

度/类型以及标签控制信息，并直接删除错误郑如果采用穿通工作模式，数据则直接进入FIFO接口模块。“接收状态机”控制并行执行三个模块：“CRC校验”模块、“帧长检查”模块和“地址过滤”模块。“CRC校验”模块判断是否剥离或者保留CRC；“帧长检查”模块计算并比较收到帧的长度是否与长度域的值一致，如果不一致就提供报错信息；“地址过滤”模块过滤出单播和组播地址。图4中未标识出的“接收统计”模块统计接收方向系统收到的帧个数、正确帧个数、超长帧个数据等统计信息。“UTOPIA接收”模块读出接收FIFO里的数据并在每个时钟的上升沿输出8个字节到UTOPIA接口。“接收控制”模块控制对发送FIFO的读写，附上其溢出和读空。

在发送方向，来自UTOPIA接口的数据进入“UTOPIA发送”模块，并写入“发送FIFO”里。“发送控制”模块控制对发送FIFO的读写，防止其溢出和读空。“发送状态机”模块从发送FIFO里读出数据，并控制“帧长计算”模块、“CRC编码器”模块、“PAD添加”模块、“前导产生”模块与“IFS计算”模块并行对数据进行操作。“帧长计算”模块计算来自发送FIFO里的数据的帧长，载断过长包；“CRC编码器”模块对数据进行CRC计算并在帧的CRC域添加CRC值；“PAD添加”模块填补过短包使之达到以太帧的长度；“前导产生”模块生成帧的前导域值；“IFS计算”模块则计算帧间隔。图4中未标识出的“发送统计”模块统计在发送方向系统发送帧的个数、发送帧的长度、类型等统计信息。从“发送状态机”出来的数据以XGMII的数据格式（8个字节的数据和8个比特的控制）发送到XGMII接口。

通过“微处理器”模块和“微处理器接口”模块可以对芯片内部的寄存器值进行配置或者读取寄存器值。

4 降低功耗的考虑

集成电路的功耗估算公式为：P=kfV2，其中P、f和V分别为芯片功耗、工作频率和工作电压。根据此公式可知工作频率的提高会导致芯片功耗的增加。为了减少芯片功耗，可以从降低芯片工作频率入手。但是较低的工作频率会使得芯片面积增大，而芯片面积的增大同样也会导致芯片功耗的增加。在两种实现方案：一是采用了并采设计方法降低芯片工作频率，这样提高了设计的复杂性并因此增加了芯片门个数从而增大了芯片面积。二是不采用并行设计方法，这样不增加芯片的门个数，但是芯片面积比较大，从而芯片功耗也比较大。另外，由于芯片面积还受制于其他因素如制造工艺等，而目前国内的制造工艺还实现了太大的芯片面积。综合考虑功耗和工作频率及芯片面积之间的关系，权衡利弊，本文采用方案一来达到它们之间最好的平衡。

图4

本设计采用64位比特并行处理使得内部工作频率降低为10Gbps的1/64。图4中所需的FIFO选用FPGA片内集成RAM构成，代替外置FIFO以提高芯片的集成度，减少了芯片间高速通信。

10G以太网是以太网技术发展的一个新台阶，它使得网络实现低成本、简单化、可管理、高带度和易操作等目标成为可能。本文介绍了10G以太网的技术特点、协议层结构及帧格式，并概述了UTOPIA接口，详细描述了采用UTOPIA leve14实现10G以太网的物理层和数据链路层连接的功能模块图。为降低芯片功耗，本设计采用并行设计方案。实际结果证明此方案是可行的。目前还可采用SPI-4（System Packet Interface Level 4）协议实现10G以太网的物理层和链路层之间的互连，这将是作者的下一步研究工作。