基于FPGA的虚拟DPO设计方案

实现高速数据采集系统以及数字荧光处理器。整体实现框图如图3所示。其中模数转换器、时钟电路和FPGA共同构成了示波器的采集系统，FPGA内部实现DPX模块，最后通过USB上传到PC机处理显示。

图3 虚拟DPO组成框图

2.2信号调理电路

信号调理电路主要由衰减放大电路、耦合控制电路和直流偏置电路组成，由FPGA控制。

衰减放大电路调整输入波形的幅度范围，把不同幅度的信号进行衰减或放大以适应屏幕的显示范围，便于观察和测量。

耦合控制电路控制输入信号的耦合方式，分别为交流耦合和直流耦合，在直流耦合方式时，信号的所有分量（交流和直流）都被采集显示出来，而在交流耦合方式时，信号的直流分量被阻断，只有交流分量被采集显示出来。

直流偏置电路给信号加入直流分量，可以控制信号在屏幕中上下移动。另外，示波器的输入阻抗和模拟带宽也由信号调理电路所决定。在本项目中，信号调理电路的输入阻抗为50欧姆和1M欧姆可选。模拟带宽为500MHz。

2.3数据采集系统

数据采集系统由到模数转换器（AnalogDigital Convertor, ADC）、时钟芯片和FPGA中相关采集控制模块组成。

2.3.1模数转换

本设计选用e2v公司的AT84AD001B模数转换器。其接口如图4所示。该ADC为并行比较结构，速度快，但功耗大。其将两路ADC集成在一个芯片中，每路ADC最高采样率达1GHz,量化精度八比特，另外该芯片还支持交织采样的功能，即同一芯片中的两路ADC同时采集同一路模拟信号，并且其采样时钟相位相反，将这两路ADC的抽样数据拼接起来可获得2GSPS的最高采样率。AT84AD001B的主要特性如下：

◇双路ADC,每通道采样率1GSPS,交织采样模式下可达2GSPS;

◇输出编码为格雷码和二进制编码可选，支持1:1和1:2复用输出；

◇支持模拟输入切换选择，采样时钟选择；

◇支持增益控制和零电平调节；

◇采样率1GSPS时误比特率不超过；

◇串行配置工作模式，源同步时钟数据输出；

图4 模数转换器AT84AD001B接口框图

2.3.2时钟电路

在本项目中，采用了National Semiconductor公司的高精度时钟管理芯片LMK03033C.其时钟抖动的均方根值为500飞秒。该芯片内置低噪声锁相环并且支持8路时钟同步输出，支持串行配置。每路输出时钟都带有可编程的分频比、延迟调整和输出选择模块，最高输出时钟频率1GHz,且可在0 至2.25ns 的范围内调节输出延时，步进为150ps.该芯片为高速ADC采集数据提供了精确的采样时钟。接口如图5所示。

图5时钟管理芯片接口图

2.3.3采集控制和数据缓冲

模数转换器输出的高速数字信号在采集控制模块的控制下写入数据缓冲区，之后进行数字荧光处理。如图6所示。对于高速数字信号的控制和缓冲一般采用高速数字电路实现。一种方案是采用专用集成电路（ASIC）实现高速控制和数据缓冲。但是，专用集成电路成本极高，而且不能修改，一般用于经过充分验证的，成熟的数字电路设计。另一种方案是采用高速FPGA。  

图6采集控制框图

现场可编程门阵列（Field Programmable Gate Array, FPGA）是一种含有可编程元件的设备，其速度一般比专用集成电路慢，但仍快于通用微处理器，适合做高速数据控制器。并且FPGA的可编程特性和低廉的价格适合项目初期开发阶段的原型验证。

示波器的采集控制和数据缓冲模块是在FPGA中完成的，该模块根据用户设定的触发条件，从无限长的波形信号中截取用户感兴趣的部分来显示。数据存储系统的存取控制模块也在FPGA中实现。

2.4数字荧光处理模块

数字荧光处理单元的主要工作有如下几个方面：

（1） 进行波形的荧光显示，达到模拟示波器的荧光显示效果

数字荧光示波器将采集到的波形进行荧光显示，通过波形亮度显示长时间内信号出现的频度情况，完整地保留了多个通道波形显示的亮度层次信息，达到模拟示波器的荧光显示效果。在某一点的出现频度越大，该点在荧光屏上显示的亮度就越大；在某一点的出现频度越小，该点在荧光屏上显示的亮度就越小。

（2） 网格的调节控制

当利用数字荧光示波器观测信号时，为了观测精确，需要荧光屏在显示波形信号的同时显示网格。

（3） 波形荧光显示亮度的调节控制

当利用数字荧光示波器观测信号时，显示的波形亮度会直接影响到观测效果，过亮或者过暗的波形，会使波形的细节分辨不清，都不利于用户观测。因此，需要加入波形荧光显示亮度的调节功能，使用户可以调节荧光屏上显示的波形亮度，有利于波形观测。

（4） 波形消隐百分比的调节控制

当利用数字荧光示波器观测信号时，有时需要使波形在屏幕上滞留一定的时间后再消失，或者有时需要将出现的波形永远显示在荧光屏上，如毛刺等偶发信号。因此，需要