基于FPGA的RS（255，239）编译码器设计

图7 译码器输入时序图

图8 译码器输出时序图

5结束语

文中阐述了RS（255，239）编译码器的设计原理，并对编码器给出了在ISim中的时序仿真结果，其结果证明了该编码器设计的正确性。而在对译码器的设计中，假定出现连续8个误码的情况，并用ISim对所设计的译码器进行验证，由时序仿真结果表明，设计的RS（255，239）译码器能实现最大的纠错能力。设计的RS（255，239）编译码器达到了预定的目标，且该编译码器可应用于数据通信和数据存储系统的差错控制中。