基于FPGA全新锁相倍频系统的设计

4 性能分析

4.1 相位锁定时间

因为本设计以系统时钟为参照，所以本地复制信号与输入参考信号的相位误差最大为一个SYSCLK周期，本设计使用的是Altera公司的Cyclone系列EP1C3T144-8芯片，系统时钟频率最高能达到105.65MHz，因此最大误差为9.465ns。如果再经过优化，可以达到在7ns以内。

4.2 倍频范围及其精度

本设计采用任意数分频算法，倍频后输出信号的频率范围可以从0Hz到系统时钟的最高频率。因此，对于精度，可以做到小数点后任意值，但是刻意地追求精度，是以浪费芯片面积为前提的，所示选择精度值还要根据芯片的逻辑单元多少来决定。

5 仿真结果

仿真的部分波形图如图6所示，放大效果图如图7所示。

本文提出的全新锁相倍频系统方案已经在项目中得到应用，并在实践中得到检验，性能完全达到预期要求，效果良好。