基于FPGA的等精度频率计IP Core设计

功能切换=1时，测频率；功能切换=0时，测占空比和脉冲宽度。门控信号在测频率时是门控信号；测占空比时，门控信号=1，测高电平宽度；门控信号=0，测低电平宽度。

2.2 寄存器文件

寄存器文件提供了任务逻辑与外界交换信息的途径。用户可以通过Avalon接口采用基地址 +地址偏移量的方式来访问元件内部各寄存器。本IP Core内部寄存器如表1所示。


2.3 Avalon接口设计

Avalon接口为寄存器文件提供了一个标准的Avalon前端，它使用Avalon必须的信号来访问寄存器文件，并且支持任务逻辑的传输类型。 等精度频率计的Avalon接口信息如表2所示。


3 测试与验证

IP Core设计完成后，利用SoPC Builder搭建一测试该IP Core的系统，并在其中加入该IP核。硬件测试结果如表3所示。

本设计通过SoPC技术在FPGA上实现了等精度频率计的IP Core设计。系统采用同步设计，避免了由时钟异步导致的时钟偏斜。

经测试证明，该频率计的测频范围为0.1Hz～100MHz，测频精度恒为百万分之一，能够满足高速度、高精度的测频要求。本设计可移植性好、稳定性好、精确度高、测频速度快，达到设计要求。