基于FPGA的H.264帧内预测模块设计

3 实验结果

本设计使用Verilog HDL完成硬件代码的编写，并用Altera公司的Quartus II 8.0进行代码的仿真和综合。图7为核心单元prediction模块的仿真结果，PE0_out、PE1_out、PE2_out、PE3_out9为4个并行单元的输出。采用Altera公司的Cyclone II进行本设计FPGA验证，本设计占用的逻辑资源数量较少，节约了硬件资源。

本文根据H.264帧内预测的特点，提出了一种并行处理的硬件实现方法。该方法能够提高帧内预测的处理速度，节约了硬件资源，满足了高清视频的解码要求。