基于Ｖｉｒｔｅｘ 系列ＦＰＧＡ的可编程嵌入式信号处理背板的开发设计
Ｃ９５３６ＣＰＬＤ、１片ＥＤＩ８Ｌ５１２ＳＲＡＭ（５１２Ｋ×３２ｂｉｔ）、１片ＡＴ４９０２０Ｆｌａｓｈ２Ｍｂｉｔ、ＤＳＰ调试ＪＴＡＧ接口、ＦＰＧＡ调试Ｘ＿Ｃｈｅｃｋｅｒ接口、ＣＰＬＤ调试ＪＴＡＧ接口、自行开发ＸＰＣＩ接口及５个独立ＤＳＰ通信口。背板所有器件除ＤＳＰ外均采用贴片封装、双面装焊，使得背板的尺寸较小（７６ｍｍ×１２７ｍｍ×１２ｍｍ），ＤＳＰ外围５１２Ｋ×３２ｂｉｔＳＲＡＭ使得背板系统能够满足大部分应用程序的要求。２ＭｂｉｔＦｌａｓｈ用于固化ＦＰＧＡ配置和ＤＳＰ应用程序代码。背板系统既可以独立工作（Ｓｔａｎｄａｌｏｎｅ方式），也可以通过ＸＰＣＩ总线嵌入系统工作（Ｐｌｕｇ＿ｉｎ方式）。
背板系统以４０ＭＨｚ晶振输出作为时钟，Ｃ４０ＤＳＰ工作在４０ＭＨｚ时钟下，ＸＣＶ２００ＦＰＧＡ以４０ＭＨｚ时钟作为输入，在内部通过ＤＤＬ电路可将内部工作时钟倍频到１８０ＭＨｚ。ＤＳＰ通过本地总线（ＬＡ０．．３０、ＬＤ０．．３１）以ＴＴＬ兼容方式与ＦＰＧＡ接口，占用ＦＰＧＡ ６５ｂｉｔ Ｉ／Ｏ资源；ＤＳＰ通过本地总线对ＦＰＧＡ进行配置、参数设置及数据交换，实现软硬件之间的协同处理。
Ｖｉｒｔｅｘ系列ＦＰＧＡ内部供电电压为２．５Ｖ，Ｉ／Ｏ通过ＶＣＣＯ和ＶＲＥＦ控制实现与各种电平接口之间的兼容；与ＴＴＬ兼容的ＶＣＣＯ控制电压为３．３Ｖ，ＶＲＥＦ作为一般Ｉ／Ｏ使用；Ｖｉｒｔｅｘ的Ｉ／Ｏ分组方式实现使得不同电平接口得以在同一芯片设计中共存。
背板通过１６８线ＸＰＣＩ总线与外部系统接口，ＸＰＣＩ总线主要包含三大部分：电源接口、ＦＰＧＡ的可编程Ｉ／Ｏ口、ＤＳＰ接口。电源接口包括给ＤＳＰ、ＣＬＰＤ、ＳＲＡＭ及其他ＴＴＬ逻辑供电的５Ｖ电源，给ＸＣＶ２００ＰＱ２４０等Ｖｉｒｔｅｘ系列ＦＰＧＡ内部工作逻辑供电的２．５Ｖ电源，Ｉ／Ｏ接口供电电平ＶＣＣＯ和分组参考电平ＶＲＥＦ（Ｂａｎｋ０～Ｂａｎｋ７ＦＰＧＡ可编程Ｉ／Ｏ接口主要提供了６４个从Ｖｉｒｔｅｘ系列ＦＰＧＡ引出的可编程Ｉ／Ｏ引脚，用于设计特定逻辑；ＤＳＰ接口提供了ＴＭＳ３２０Ｃ４０ＤＳＰ主总线接口、中断口和通信端口０及ＴＣＬＫ０和ＴＣＬＫ１，用于系统扩展及与用户程序之间的数据交换。
背板有丰富的配置及调试接口。Ｖｉｒｔｅｘ系列ＦＰＧＡ在板上可实现三种配置方式：从串方式（通过Ｘｌｉｎｘ专用Ｘ＿Ｃｈｅｃｋｅｒ接口）、ＪＴＡＧ方式（通过ＸＰＣＩ接口提供给用户）、Ｓｅｌｅｃｔ＿ＲＡＭ方式（通过ＤＳＰ和ＸＣ９５３６ＣＰＬＤ实现）；ＤＳＰ调试通过专用１４芯ＪＴＡＧ接口完成；ＣＰＬＤ逻辑可通过标准ＪＴＡＧ电缆实时修改配置。ＤＳＰ其他５个通信口通过５个ＩＤＣ１４插座输出，可根据系统实际需要选用。
３ 基于Ｖｉｒｔｅｘ系列ＦＰＧＡ的可编程嵌入式信号处理背板的调试
在信号处理背板制作完成之后，我们对背板进行了调试，并开发了一些背板专用配置程序。
在调试过程中我们使用了ＷｈｉｔｅＭｏｕｎｔ公司的ＣｏｄｅＣｏｍｐｏｓｅｒＤＳＰ开发调试软件和Ｘｉｌｉｎｘ公司的Ｆｏｕｎｄａｔｉｏｎ２．１ＩＦＰＧＡ＆ＣＰＬＤ开发调试软件。为全面验证我们预期的设计效果，调试按以下过程进行：
（１）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通过Ｘ＿Ｃｈｅｃｋｅｒ接口向ＦＰＧＡ下载测试配置，ＦＰＧＡ响应结果正确。
（２）利用ＣｏｄｅＣｏｍｐｏｓｅｒ通过ＪＴＡＧ电缆对ＤＳＰ内部ＲＡＭ和外部ＳＲＡＭ进行测试，测试表明硬件设计正确。
（３）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通过标准ＪＴＡＧ电缆对ＸＣ９５３６下载测试配置，ＣＰＬＤ响应结果正确。
（４）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通过标准ＪＴＡＧ电缆对ＸＣ９５３６下载自行设计的ＦＰＧＡ专用配置，利用ＣｏｄｅＣｏｍｐｏｓｅｒ通过ＪＴＡＧ电缆对ＤＳＰ加载专用配置程序，使得ＤＳＰ完成对Ｆｌａｓｈ烧录ＦＰＧＡ配置数据和ＤＳＰ的Ｂｏｏｔｌｏａｄｅｒ数据。
（５）脱离开发系统，背板上电通过Ｆｌａｓｈ内的配置数据自行ＦＰＧＡ配置和ＤＳＰ的Ｂｏｏｔｌｏａｄｅｒ运行结果正确。
４ 应用设计实例
为进一步验证背板的通用性，我们根据实际课题需求，在背板上开发了两个应用设计实例。一个是３２０ＭＨｚ３２ｂｉｔ高速计数器。我们在以前开发的２００ＭＨｚ高速计数器的基础上，基于多路均匀相差时钟信号在ＴＯＡ时刻进行逻辑译码获得高速计数效果的原理，通
Ｖｉｒｔｅｘ系列 现场可编程逻辑门阵列 数字信号处理器 相关文章：
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