采用HyperLynx解决高速采集板中阻抗匹配的问题

本次设计中高速数据采集板的技术指标如下：a)垂直分辨率12bit;b)双通道同时工作交替采样，单通道采样率为500MSPS;c)有效分辨率位数大于等于10bits;d)信噪比SNR>62dB。该采集板系统的主要器件有ADC芯片，时钟芯片和通道上的模拟放大器和滤波器。

通过对性能指标的综合分析，我们选择ADS5463为我们的ADC芯片，AD9517-3为时钟芯片。数据采集板中遇到的阻抗匹配问题主要集中在这两个芯片上。

ADS5463的采样率为500MSPS，垂直分辨率为12bits，有效分辨位数为10.5bits。ADS5463的时钟信号输入幅值范围很宽，输入的时钟信号峰峰值最大可达到3伏。ADS5463的信噪比和时钟信号的幅度、共模电压的大小、温度以及供电电压的纹波等因素有关。其中时钟信号的幅度对信噪比影响较大，时钟信号的峰峰值越高信噪比越高。数据输出的格式为LVDS电平。

AD9517为可编程的12通道的时钟产生器。AD9517内置有2GHz的VCO，可产生最高800MHz的LVDS时钟信号以及1.6GHz的LVPECL时钟信号。通过对寄存器的设置可以产生不同电平标准以及不同频率的时钟输出信号。

为了尽量增大ADS5463的信噪比，AD9517的输出时钟采用LVPECL电平。LVPECL的信号摆幅为800mV，输出阻抗很低，因此它有很强的驱动能力。ADS5463的输出为LVDS电平、AD9517的输出为LVPECL电平，二者均为差分信号。为了控制差分线的阻抗并且找到一个良好的端接方案，下面引出差分阻抗的定义。

差分线的阻抗

对于FR4材料的边缘耦合微带线，差分阻抗近似为：

式中，Zdiff表示差分阻抗，单位为Ω;Z0表示未耦合时的单端特性阻抗;s表示信号线边沿的间距，单位是mil;h表示信号线与返回路径平面间的介质厚度;FR4介质的介电常数决定了式中的两个系数0.48、0.96。

对于FR4材料的边缘耦合带状线，差分阻抗近似为：

式中，FR4介质的介电常数决定了式中的两个系数0.37、2.9，b表示平面间总的介质厚度，其余同公式(1)。

传输线中，导线引起的总衰减为：

式中，Len表示传输线的长度，单位为in;Z0表示传输线的特征阻抗，单位为Ω;w表示线宽，单位为mil;f表示正弦波频率分量，单位为GHz;Acond表示导线引起的总的衰减，单位是dB;36这个参数和FR4介质的介质耗散因子tan(δ)有关，FR4的介质耗散因子tan(δ)为0.02。
传输线的阻抗匹配和端接

为了使AD采集系统满足设计指标，借助HyperLynx仿真软件的辅助，完成对ADS5463采集系统的板级仿真，减小甚至消除因为阻抗不匹配或者端接错误而带来的振铃，使AD采集系统可以正常工作在指定的频率(500MHz)。并应用上文的公式(1)(2)(3)对实验结果进行计算和分析。

高速数字采集板的信号完整性验证板的叠层结构如图1所示。

图1 验证板的叠层结构

为了使多层印制板在正常工作时能够满足电磁兼容和敏感度标准，在进行多层印制板的分层及堆叠设计时应该从信号的返回路径及电源和地层的阻抗这两个方面考虑。

对于多层板中的传输线，驱动器受到的阻抗主要由信号路径和与之最近的平面构成的阻抗决定的，而与实际连接在驱动器返回端的平面无关。对于高速数字板而言，信号线的良好端接变的很重要。我们希望驱动器受到的阻抗是可以控制的，这样易于在设计时对信号线进行良好的端接。为了满足阻抗可控的要求，在设计高速数字板时要求布线层应安排与映像平面层相邻，重要的信号线应该紧邻地层。这里的映像平面层指的是电源层和地层，即信号的返回路径应该是电源层或者地层。板上的信号层InnerSignal1遵循上述设计原则。InnerSignal1与GND1和VCC1两个映像平面层相邻，形成了带状线结构，在设计时方便通过控制介质的厚度和走线宽度来控制传输线的特征阻抗。

除了信号的返回路径，电源和地阻抗也是在分层时要考虑的一个因素。为了减小地弹和轨道塌陷，在设计时应该尽量的减少电源和地之间的感性阻抗。为了尽可能的减少电源和地之间的感性阻抗，要求电源平面和地平面相邻并且尽可能的靠近。FPGA的核电压布在VCC2电源层。板上的电源层VCC2和GND层相邻并且介质厚度仅为5mil，这将使VCC2和GND之间的感抗较小。

验证板上的器件为：AD9517时钟芯片一片用于给ADS5463提供时钟，ADS5463一片用于数据采集，两片FPGA为Altera公司的StratixII系列的EP2S60用于接收和处理AD采集后的数据，LT1764五片用于提供板上的电源。

首先对ADS5463的时钟线进行分析。为了使ADS5463有一个较高的信噪比，AD9517的输出时钟设为LVPECL电平。验证板上由AD9517到ADS5463的时钟线布局如图2所示。

图2 时钟线的PCB布局图

对时钟信号采用交流耦合并联端接的方式。图2中的R517为并