总线控制逻辑的VHDL设计仿真与测试

“0”，4个输出控制信号全部为“0”，如图中数码管显示“0”。第5步，设置数据信号get_data(低4位)为“1101”，即“D”，如图中数码管下方两个发光二极管所示，并输入一个时钟脉冲，进入状态4，该数据信号由data经译码器译码后由数码管显示出来，如图中上面右边第2个数码管显示“d”。第6步，输入一个时钟脉冲，进入状态5，主模块读取数据完毕，并发出撤消信号，1个数据传输周期结束；之后如果再输入一个时钟脉冲则回到状态0。