简述抖动测量的基本原理

　　近年来，抖动（Jitter）已经成为通信工程师非常重视的信号特征。在数字系统中，时钟频率正在变得越来越高。随着速率的升组，在上升沿或是下降沿哪性是微小的变化也变得越来越重要。因为时钟或数据的抖动会影响到数据的完整性、建立时间和保持时间。并且在考虑信号速率与传输距离之间的折中时，抖动也成为必须考虑的因素。

抖动会使数字电路的传输性能恶化，由于信号上升沿或是下降沿在时间轴上的正确位置被取代，在数据再生的时候，数据比特流中就会引入错误。在合并了缓冲存储器和相位比较器的数字仪表中，由于数据溢出或是损耗，错误就会引入到数字信号中。此外，在数模变换电路中，时钟信号的相位调制会使恢复出的采样信号恶化，这在传输编码的宽带信号时会造成问题。

信号完整性

随着速度的增长，今天的高速I/O设计正在更富挑战性。标准要求在物理层有10–12的误码率。随着UI（单元间隙）越来越小，要维持它并提供足够的裕度就越来越困难。其内在含义就是，器件级的抖动必须继续缩减。

过去8年多以来，随着晶体管价格的下跌，通信行业选择将自己的资金投在硅片上去实现更高的速度，而不是投于构成通信信道的电缆或PCB（印刷电路板）材料。今天硅片完成的功能包括发射器端的预加强和FEC以及接收器端的自适应均衡等，用于补偿信道中的环境性变动。另外，有些客户希望将BER改善到10–15或10–17,这样就可以放弃FEC等功能，从而有可能减少功耗。

改善裕度的一个方法是尽量减小发射器的抖动。他说，抖动的一个主要来源是产生时钟信号的RO（环形振荡器）PLL（锁相环）中使用的VCO。他认为，ROPLL方案很有用，因为它为客户提供了频率设定上的灵活性。但ROPLL受到其相位噪声的限制，相位噪声会转换为随机抖动。为避免这种情况，Altera在其StratixIV器件上为其高性能PLL提供了一个基于LC的振荡器，代替ROPLL,提供低得多的噪声与抖动。

功率完整性

Altera特性描述小组的经理BozidarKrsnik称："除了应对信号完整性的挑战以外，我们还要把大量精力花在功率完整性问题上。客户要求更低功率。通过可编程电源技术等创新，能够在电源裕度缩减时分析和确定电源的性能和作用。"

Krsn功率挑战对FPGA尤其显着，客户可以在FPGA结构中随心所欲地做东西。他们可以构建出一些极不寻常的最差情况，涉及到电源能级、时钟频率以及器件编程模式。

测量

许多测试工作都是由DanielChow负责的，他从2003年起就是Altera的高级技术人员。Chow带领一个团队，确定StratixIV的串行总线收发器的功率完整性和信号完整性，重点是抖动的测量。

为了确定高速串行收发器的特性，Altera工程师设计了七种类型的特性板（表1）。采用这些电路板，工程师能够使用到FPGA的所有管脚，包括需要为器件各个子系统提供电源的电源脚。

表1.用于StratixIV的特性板

有些功能出现在不止一块电路板上，尤其是功率完整性，因为功率会影响到一个器件的方方面面。另外，如果Chow不信任某块电路板测得的结果，他可以让一名工程师用另一块板作重复测试。

一块能做功率完整性的特性板为FPGA核心、I/O信号、PLL、差分时钟和高速串行收发器提供一个PDN（功率分配网络）。图1表示了一块特性板，工程师用它确定功率完整性和收发器信号完整性。（此为表1中的1号板）。

图1.一块StratixIV信号完整性特性板包含提供对FPGA高速I/O端口接入的SMA连接器

图2是测试I/O端口信号完整性和功率完整性的一个典型配置。信号发生器和示波器等测试仪器连接到StratixIV特性板上，提供激励与测量功能。

图2.这是典型的测试设置，显示了用于测试StratixIV上I/O端口信号完整性和功率完整性的仪器。特性板为工程师提供接入StratixIV及其收发器的方法。

为什么一个特性板需要每个FPGA功能的独立PDN输入。根据客户的应用与需求，FPGA可能以最佳性能运行，所有电源层都互相隔离，但这样做并非总有经济可行性。我们必须向客户推荐，FPGA哪些部分可以共享电源资源。希望了解电源资源的何种组合可以影响到信号完整性。

工程师们在用StratixIV作设计时可能需要将电源与器件收发器缓冲和PLL隔离开来。Chow指出："如果电源上有太多动作，就不能永远共享一个电源。电源结构对客户应用和需求有很深的依赖；我们的工作是找到不同电源结构之间的折衷。"

Altera工程师还确定了StratixIV器件在更宽DC电压范围内的特性，其范围宽于公司对客户的建议范围。他们在0.9V至1.4V电压下测试收发器，而后公布的建议范围为1.15V至1.25V,他们还对广泛温度范围和各种半导体工艺角落测