关于测量中的建立时间和保持时间的理解

T-Tco-T2max>

Tpd＋T-Tco-T2max>

T－（Tpd+T－Tco-T2min）>＝T4 即Tco＋T2min-Tpd>

从上式也可以看出如果Tpd＝0也就是时钟的延时为0那么同样是要求Tco＋T2min>

delay="0"，data Delay = 3ns，那么数据port的新数据必须在时钟port的时钟沿到来之前5ns就得赶到数据port，其中的3ns用来使新数据从数据port赶到触发器的D端(由于data Delay ），剩下的2ns用来满足触发器的Tco。

假设3，Clock delay="1ns"，data Delay = 3ns，由于时钟port的时钟沿推后1ns到达触发器的时钟端，那么数据port的新数据只需在时钟port的时钟沿到来之前4ns赶到数据port即可。

假设4，假设时钟的周期T=4ns，即你的系统需要运行在250M频率上，那么以上的假设中，假设2显然是不成立的，也就是说在假设2的情况下，你的系统运行频率是低于250M的，或者说在250M系统里是有setup time violation的。在假设2的情况下，由于Tco及Tpd均是FPGA的固有特性，要想满足4ns的T，那么唯一你能做的就是想方设法减小Tdelay，也就是数据路径的延时。即所谓的找出关键路径，想办法优化之。

总结，在实际的设计中，对于一个给定的IC,其实我们很容易看到T，Tpd，Tsetup，Th都是固定不变的（在跨时钟域时，Tpd会有不同），那么我们需要关心的参数就是Tdelay，即数据路径的延时，控制好了这个延时，那我们的设计就不会存在建立时间和保持时间不满足的情况了！

后记：有个著名的笔试题,这样说道：时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min，该触发器的数据输出延时为Tco。组合逻辑电路最大延迟为 T2max,最小为T2min。假设D1在前，D2去采样D1的数据（实际就是对图2的文字描述），问，触发器D2的建立时间T3和保持时间应满足什么条件。这里给出一个简易公式供大家死记一下，

以下两个公式确定了D2的Tsetup和Thold：

1) D1的Tco + max数据链路延时 + D2的Tsetup < T（即T3 < T - Tco - T2max）

2) D1的Tco + min数据链路延时 > D2的Thold（即T4< Tco + T2min）

其实上面的式2可以从T3+T4=T推出，不过要注意把1)中的T2max改为T2min即可。

总之，建立时间长了，保持时间就短了。

实际中，某条数据链路延时是一个定值，只不过要求它落在区间{T2min，T2max}。这也是T2min和T2max的实际意义。从现实设计出发，个人觉得这个题改为考T2max和T2min更合适，那是不是有更多人犯晕呢？