高速串行总线——一致性测试方案

度等完全一致的测试信号激励DUT。可编程信号源包括：

●定时数据发生器提供标准的测试信号，例如TS1和TS2训练信号或伪随机码流(PRBS)

●任意波形发生其(AWG)提供任意的数据码型以及真实环境中的各种干扰，如噪声、抖动、延时等

●抖动产生源用与改变测试码型数据的抖动以进行压力测试

●全新的多合一的信号发生器简化了模拟波形、数据码型产生，可以更加方便的调节信号源调制方案

通过测试仪器之间的互联，如示波器、逻辑分析仪和主控机等，实现自动的测试，可以更加准确的完成一致性测试。AWG可以通过Matlab可自定义的波形数据，以及对示波器所捕获数据的回放功能，可以加速测试的进程。

接收端灵敏度测试

虽然接收端位于各种各样传输路径的末端，但也必须要满足不同信号发射端、不同传输路径的兼容性测试。为了保证兼容性，接收端芯片内部，特别是CDR(时钟恢复)和解串行部分，在特定恶劣的场合下必须能够正常的工作。CDR必须能对带有抖动和噪声的信号进行时钟的提取。同样，解串行器必须按照规范要求容忍一定量的抖动、噪声和通道间的时间延迟。

测试过程

改变幅度、斜率和过零点电压，增加抖动和噪声

图6：PCI Express接收端测试环境

图6描述了单通道PCI Express接收端测试的组成。根据不同的标准，具体的测试参数、过程和容限值都有所不同，基本的测试方法描述如下：

●设置DUT进入环回(loopback)模式，用逻辑分析仪、示波器、串行总线协议分析仪或误帧检测仪监控数据发送端信号是否与测试码 型一致。

●在数据流中插入“黄金”测试码型

●改变幅度已确保接收端能准确的识别1和0

●改变差分对的时间偏差用以检验能否容忍真实电路环境中的信号延时

●插入抖动确保CDR的PLL能够跟踪输入信号

观察接收端芯片内部信号

接收端测试和调试的难点在于无法直接用探头探测到器件内部。许多接收端芯片内部有输入滤波器用来补偿传输链路的损耗和传输线效应，给CDR提供更“干净”的信号。因此，示波器探头所看到的信号是在滤波器之前的信号。

带有可编程DSP技术的高级的示波器能够以接收端芯片的角度，捕获“虚拟探测点”的信号。通过在示波器中应用FIR滤波器，示波器能够显示在输入滤波器之前和之后的信号。这样提供了更加精确的，影响CDR工作的抖动测试数据。图7a 和7b 描述了信号经过FIR 输入滤波器之前和之后的测量差异。

图7a.接收机测试不带FIR滤

图7b. 接收机测试带有FIR 滤波

接收端幅度灵敏度测量

在信号进入到接收端芯片时，信号不可避免的会有能量的损失。幅度灵敏度测试就是用来检查当信号到达CDR和解串行器时，接收端能否准确的识别1和0。

接收端时序测试

时序测试通过改变差分对间时间偏差和上升沿快慢，用来验证接收端容限。因此，数据码型发生器或任意波形发生器必须能够提供差分的信号输出。

接收端抖动容限测量

抖动容限测试目的是检验接收端能否正确的识别带有抖动的信号。如果能满足规范要求，说明CDR能够恢复出正确的时钟，并能准确的在UI中间进行采样。这也意味着即使信号中有抖动，解串行器仍能够正确的识别数据。图8描述了抖动容限测试的组成。

图8：接收端抖动测试组成

对于时钟嵌入式、8B/10B的链路，例如PCIe，严格的抖动容限测试是非常重要的。波形发生器必须具有提供生成特定幅度、频率和调试方式(例如正弦波、方波三角波)等的抖动的能力。为了能够充分的模拟DUT所可能遇到的压力，波形发生器必须能都在上升沿和下降沿施加抖动。

目前，各个工作组对在接收端测试中的码间干扰(ISI)抖动干扰越来越感兴趣。工程师和研究人员正在评估ISI对接受端的影响，以及如何更好的测试和刻画码间干扰抖动。例如DisplayPort 标准和HDMI 标准中，需要使用电缆模拟器(cable emulator)模型用以模拟最差情况下的ISI。