印刷电路板（PCB）的电磁兼容设计

声能力。

3.6抑制反射干扰与终端匹配：

图3:常用终端匹配方法

图4:时钟信号的匹配

为了抑制出现在印制线终端的反射干扰，除了特殊需要之外，应尽可能缩短印制线的长度和采用慢速电路。必要时可加终端匹配。终端匹配方法比较多，常见终端匹配方法见图3所示。根据经验，对一般速度较快的TTL电路，其印制线条长于10cm以上时就应采用终端匹配措施。匹配电阻的阻值应根据集成电路的输出驱动电流及吸收电流的最大值来决定。时钟信号较多采用串联匹配，见图4所示。

3.7保护与分流线路：

在时钟电路中，局部去耦电容对于减少沿着电源干线的噪声传播有着非常重要的作用。但是时钟线同样需要保护以免受其他电磁干扰源的干扰，否则，受扰时钟信号将在电路的其他地方引起问题。

设置分流和保护线路是对关键信号(比如：对在一个充满噪声的环境中的系统时钟信号)进行隔离和保护的非常有效的方法。PCB内的分流或者保护线路是沿着关键信号的线路两边布放隔离保护线。保护线路不仅隔离了由其他信号线上产生的耦合磁通，而且也将关键信号从与其他信号线的耦合中隔离开来。

分流线路和保护线路之间的不同之处在于分流线路不必两端端接(与地连接),但是保护线路的两端都必须连接到地。为了进一步的减少耦合，多层PCB中的保护线路可以每隔一段就加上到地的通路。

3.8局部电源和IC间的去耦：

在直流电源回路中，负载的变化会引起电源噪声。例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。局部去耦能够减少沿着电源干线的噪声传播。连接着电源输入口与PCB之间的大容量旁路电容起着一个低频骚扰滤波器的作用，同时作为一个电能贮存器以满足突发的功率需求。此外，在每个IC的电源和地之间都应当有去耦电容，这些去耦电容应该尽可能的接近IC引脚，这将有助于滤除IC的开关噪声。

配置去耦电容可以抑制因负载变化而产生的噪声，是印制线路板的可靠性设计的一种常规做法，配置原则如下：

(1)电源输入端跨接10~100μF的电解电容器。如有可能，接100μF以上的更好。

(2)原则上每个集成电路芯片都应布置一个0.01μF的瓷片电容，如遇印制板空隙不够，可每4~8个芯片布置一个1~10μF的钽电容。这种器件的高频阻抗特别小，在500kHz～20MHz范围内阻抗小于1Ω，而且漏电流很小(0.5μA以下)。最好不用电解电容，电解电容是两层溥膜卷起来的，这种结构在高频时表现为电感。

(3)对于抗噪能力弱。关断时电源变化大的器件，如RAM.ROM存储器件，应在芯片的电源线和地线之间直接接入高频退耦电容。

(4)电容引线不能太长，尤其是高频旁路电容不能有引线。

去耦电容值的选取并不严格，可按C=1/f计算：即10MHz取0.1μF。对微控制器构成的系统，取0.1~0.01μF之间都可以。好的高频去耦电容可以去除高到1GHz的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。

此外，还应注意以下两点：

(1)在印制板中有接触器。继电器。按钮等元件时．操作它们时均会产生较大火花放电，必须采用RC吸收电路来吸收放电电流。一般R取1~2kΩ，C取2.2~4.7μF。

(2) CMOS的输入阻抗很高，且易受感应，因此在使用时对不用端要通过电阻接地或接正电源。

图5:拐角设计

3.9布线技术：

3.9.1过孔

过孔一般被使用在多层印制线路板中。当是高速信号时，过孔产生1到4nH的电感和0.3到0.5pF的电容。因此，当铺设高速信号通道时，过孔应该被保持绝对的最少。对于高速的并行线(如地址和数据线),如果层的改变是不可避免，应该确保每根信号线的过孔数一样。

3.9.2 45度角的路径

图6:短截线

与过孔相似，直角的转弯路径应该被避免，因为它在内部的边缘能产生集中的电常该场能耦合较强噪声到相邻路径，因此，当转动路径时全部的直角路径应该采用45度。图5是45度路径的一般规则。

3.9.3短截线

如图6所示短截线会产生反射，同时也潜在增加辐射天线的可能。虽然短截线长度可能不是任何系统已知信号波长的四分之一整数，但是附带的辐射可能在短截线上产生振荡。因此，避免在传送高频率和敏感的信号路径上使用短截线。

3.9.4树型信号线排列

虽然树型排列适用于多个PCB印制线路板的地线连接，但它带有能产生多个短截线的信号路径。因此，应该避免用树型排列高速和敏感的信号线。

3.9.5辐射型信号线排列

辐射型信号排列通常有最短的路径，以及产生从源点到接收器的最小延迟，但是这也能产生多个反射和辐射干扰，所以应该避免用辐射型排列高速和敏感信号线。

3.9.6不变的路径宽度

信号路径的宽度从驱动到负载应该是常数。改变路径宽度