单正向栅驱动IGBT简化驱动电路

　 目前，为了防止高dV/dt应用于桥式电路中的IGBT时产生瞬时集电极电流，设计人员一般会设计栅特性是需要负偏置栅驱动的IGBT。然而提供负偏置增加了电路的复杂性，也很难使用高压集成电路（HVIC）栅驱动器，因为这些IC是专为接地操作而设计──与控制电路相同。因此，研发有高dV/dt能力的IGBT以用于“单正向”栅驱动器便最为理想了。这样的器件已经开发出来了。器件与负偏置栅驱动IGBT进行性能表现的比较测试，在高dV/dt条件下得出优越的测试结果。

　　为了理解dV/dt感生开通现象，我们必须考虑跟IGBT结构有关的电容。图1显示了三个主要的IGBT寄生电容。集电极到发射极电容C，集电极到栅极电容C和栅极到发射极电容CGE。

图1 IGBT器件的寄生电容

　　这些电容对桥式变换器设计是非常重要的，大部份的IGBT数据表中都给出这些参数：

　　输出电容，COES＝CCE＋CGC（CGE短路）

　　输入电容，CIES＝CGC＋CGE（CCE短路）

　　反向传输电容，CRES＝CGC

图2 半桥电路

图2给出了用于多数变换器设计中的典型半桥电路。集电极到栅极电容C和栅极到发射极电容C组成了动态分压器。当高端IGBT（Q2）开通时，低端IGBT（Q1）的发射极上的dV/dt会在其栅极上产生正电压脉冲。对于任何IGBT，脉冲的幅值与栅驱动电路阻抗和dV/dt的实际数值有直接关系。IGBT本身的设计对减小C和C的比例非常重要，它可因此减小dV/dt感生电压幅值。

　　如果dV/dt感生电压峰值超过IGBT的阀值，Q1产生集电极电流并产生很大的损耗，因为此时集电极到发射极的电压很高。

　　为了减小dV/dt感生电流和防止器件开通，可采取以下措施：

　　关断时采用栅极负偏置，可防止电压峰值超过V，但问题是驱动电路会更复杂。

　　减小IGBT的CGC寄生电容和多晶硅电阻Rg’。
　　减小本征JFET的影响

　　图3给出了为反向偏置关断而设计的典型IGBT电容曲线。CRES曲线（及其他曲线）表明一个特性，电容一直保持在较高水平，直到V接近15V，然后才下降到较低值。如果减小或消除这种“高原”(plateau) 特性，C的实际值就可以进一步减小。

　　这种现象是由IGBT内部的本征JFET引起的。如果JFET的影响可以最小化，C和C可随着VCE的提高而很快下降。这可能减小实际的CRES，即减小dV/dt感生开通对IGBT的影响。

图3 需负偏置关断的典型IGBT的寄生电容与V的关系。

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