基于PLL技术的电源管理设计

例如，试考虑推压系数为10 MHz/V、在100 kHz偏移下测得相位噪声为–116 dBc/Hz的VCO:要在100 kHz下不降低VCO噪声性能，所需的电源噪声频谱密度是多少？电源噪声和VCO噪声作为方和根添加，因此电源噪声应比VCO噪声至少低6 dB,以便将噪声贡献降至最低。所以LLDO应小于–122 dBc/Hz.使用公式1,

求解vLDO（f），

在100 kHz偏移下，vLDO（f） = 11.2 nV/√

给定偏移下的LDO噪声频谱密度通常可通过LDO数据手册的典型性能曲线读取。

当VCO连接在负反馈PLL内时，LDO噪声以类似于VCO噪声的方式通过PLL环路滤波器进行高通滤波。因此，上述公式仅适用于大于PLL环路带宽的频率偏移。在PLL环路带宽内，PLL可成功跟踪并滤 LDO噪声，从而降低其噪声贡献。

LDO滤波

要改善LDO噪声，通常有两种选择：使用具有更少噪声的LDO,或者对LDO输出进行后置滤波。当无滤波器的噪声要求超过经济型LDO的能力时，滤波选项可能是不错的选择。简单的LC π 滤波器通常足以将带外LDO噪声降低20 dB（图5）。

图5.用于衰减LDO噪声的LCπ滤波器

选择器件时需要非常小心。典型电感为微亨利范围内（使用铁氧体磁芯），因此需要考虑电感数据手册中指定的饱和电流（ISAT）， 作为电感下降10%时的直流电平。VCO消耗的电流应小于ISAT. 有效串联电阻（ESR） 也是一个问题，因为它会造成滤波器两端的IR压降。对于消耗300 mA直流电流的微波VCO,需要ESR小于0.33 ?的电感，以产生小于100 mV的IR压降。较低的非零ESR还可抑制滤波器响应并改善LDO稳定性。为此，选择具有极低寄生ESR的电容并添加专用串联电阻可能较为实际。上述方案可使用可下载的器件评估器如NI Multisim?在SPICE 中轻松实现仿真。 .电荷泵和滤波器

电荷泵将鉴相器误差电压转换为电流脉冲，并通过PLL环路滤波器进行积分和平滑处理。电荷泵通常可在最多低于其电源电压（VP）0.5 V的电压下工作。例如，如果最大电荷泵电源为5.5 V,那么电荷泵只能在最高5 V输出电压下工作。如果VCO需要更高的调谐电压，则通常需要有源滤波器。有关实际PLL的有用信息和参考设计，请参见电路笔记CN-0174,5,处理高压的方式请参见利用高压VCO设计高性能锁相环，6该文章发表于模拟对话第43卷第4期（2009）。有源滤波器的替代方案是使用PLL和针对更高电压设计的电荷泵，例如ADF4150HV ADF4150HV可使用高达30 V的电荷泵电压工作，从而在许多情况中省去了有源滤波器。

电荷泵的低功耗使其看似颇具吸引力，可使用升压转换器从较低的电源电压产生高电荷泵电压，然而与此类DC-DC转换器相关的开关频率纹波可能在VCO的输出端产生干扰杂散音。高PLL杂散可能造成发射机发射屏蔽测试失败，或者降低接收机系统内的灵敏度和带外阻塞性能。为帮助指导转换器纹波的规格，使用图6的测量设置针对各种PLL环路带宽获得全面电源抑制曲线图与频率的关系。

图6.测量电荷泵电源抑制的设置

17.4 mV （–22 dBm）的纹波信号经交流耦合至电源电压，并在频率范围内进行扫描。在每一频率下测量杂散水平，并根据–22dBm输入与杂散输出电平间的差异（以dB表示）计算PSR.留在适当位置的0.1 μF和1 nF电荷泵电源去耦电容为耦合信号提供一定衰减，因此发生器处的信号电平增加，直至在各频率点下引脚上直接测得17.4 mV.结果如图7所示。

在PLL环路带宽内，随着频率增加，电源抑制最初变差。随着频率接近PLL环路带宽，纹波频率以类似于基准噪声的方式衰减，PSR改善。该曲线图显示，需要具有较高开关频率（理想情况下大于1 MHz）的升压转换器，以便尽可能降低开关杂散。另外，PLL环路带宽应尽可能降至最低。

1.3 MHz时， ADP1613就是一款合适的升压转换器。如果将PLL环路带宽设置为10 kHz,PSR可能达到大约90 dB;环路带宽为80 kHz时，PSR为50 dB.首先解决PLL杂散水平要求后，可以回头决定升压转换器输出所需的纹波电平。例如，如果PLL需要小于–80 dBm的杂散，且PSR为50 dB,则电荷泵电源输入端的纹波功率需小–30 dBm,即20 mV p-p.如果在电荷泵电源引脚附近放置足够的去耦电容，上述水平的纹波电压可使用纹波滤波器轻松实现。例如，100 nF去耦电容在1.3MHz时可提供20 dB以上的纹波衰减。应小心使用具有适当电压额定值的电容；例如，如果升压转换器产生18 V电源，应使用具有20V或更高额定值的电容。

图7.ADF4150HF电荷泵电源抑制曲线图

使用基于Excel的设计工具ADP161x.可以简化升压转换器和纹波滤波器的设计。图8显示用于5 V输入至20 V输出设计的用户输入。为将转换器级输出端的电压纹波降至最低，