电源完整性设计2

关（严格来说应该是安装后的谐振频率），有效频率范围（电容能提供足够低阻抗的频率范围）是谐振点附近一小段频率。因此要在很宽的频率范围内提供足够低的电源阻抗，就需要很多不同电容的组合。

你可能会说，只用一个容值，只要并联电容数量足够多，也能达到同样低的阻抗。的确如此，但是在实际应用中你可以算一下，多数时候，所需要的电容数量很大。真要这样做的话，可能你的电路板上密密麻麻的全是电容。既不专业，也没必要。

选择电容组合，要考虑的问题很多，比如选什么封装、什么材质、多大的容值、容值的间隔多大、主时钟频率及其各次谐波频率是多少、信号上升时间等等，这需要根据具体的设计来专门设计。

通常，用钽电容或电解电容来进行板级低频段去耦。电容量的计算方法前面讲过了，需要提醒一点的是，最好用几个或多个电容并联以减小等效串联电感。这两种电容的Q值很低，频率选择性不强，非常适合板级滤波。

高频小电容的选择有些麻烦，需要分频段计算。可以把需要去耦的频率范围分成几段，每一段单独计算，用多个相同容值电容并联达到阻抗要求，不同频段选择的不同的电容值。但这种方法中，频率段的划分要根据计算的结果不断调整。

一般划分3到4个频段就可以了，这样需要3到4个容值等级。实际上，选择的容值等级越多，阻抗特性越平坦，但是没必要用非常多的容值等级，阻抗的平坦当然好，但是我们的最终目标是总阻抗小于目标阻抗，只要能满足这个要求就行。

在某个等级中到底选择那个容值，还要看系统时钟频率。前面讲过，电容的并联存在反谐振，设计时要注意，尽量不要让时钟频率的各次谐波落在反谐振频率附近。比如在零点几微法等级上选择0.47、0.22、0.1还是其他值，要计算以下安装后的谐振频率再来定。

还有一点要注意，容值的等级不要超过10倍。比如你可以选类似0.1、0.01 、0.001这样的组合。因为这样可以有效控制反谐振点阻抗的幅度，间隔太大，会使反谐振点阻抗很大。当然这不是绝对的，最好用软件看一下，最终目标是反谐振点阻抗能满足要求。

高频小电容的选择，要想得到最优组合，是一个反复迭代寻找最优解的过程。最好的办法就是先粗略计算一下大致的组合，然后用电源完整性仿真软件做仿真，再做局部调整，能满足目标阻抗要求即可，这样直观方便，而且控制反谐振点比较容易。而且可以把电源平面的电容也加进来，联合设计。

图13是一个电容组合的例子。这个组合中使用的电容为：2个680uF钽电容，7个2.2uF陶瓷电容（0805封装），13个0.22uF陶瓷电容（0603封装），26个0.022uF陶瓷电容（0402封装）。图中，上部平坦的曲线是680uF电容的阻抗曲线，其他三个容值的曲线为图中的三个V字型曲线，从左到右一次为2.2uF、0.22uF、0.022uF。总的阻抗曲线为图中底部的粗包络线。

这个组合实现了在500kHz到150MHz范围内保持电源阻抗在33毫欧以下。到500MHz频率点处，阻抗上升到110毫欧。从图中可见，反谐振点的阻抗控制得很低。

图13 设计实例

小电容的介质一般常规设计中都选则陶瓷电容。NP0介质电容的ESR要低得多，对于有更严格阻抗控制的局部可以使用，但是注意这种电容的Q值很高，可能引起严重的高频振铃，使用时要注意。

封装的选择，只要加工能力允许，当然越小越好，这样可以得到更低的ESL，也可以留出更多的布线空间。但不同封装，电容谐振频率点不同，容值范围也不同，可能影响到最终的电容数量。因此，电容封装尺寸、容值要联合考虑。总之最终目标是，用最少的电容达到目标阻抗要求，减轻安装和布线的压力。

电源完整性设计（15）电容的去耦半径

电容去耦的一个重要问题是电容的去耦半径。大多数资料中都会提到电容摆放要尽量靠近芯片，多数资料都是从减小回路电感的角度来谈这个摆放距离问题。确实，减小电感是一个重要原因，但是还有一个重要的原因大多数资料都没有提及，那就是电容去耦半径问题。如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。

理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间，因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。同样，电容的补偿电流到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。

特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频