16位高速数模转换器（DAC）的应用设计

型CMOS DAC将很难超过10位精度，同时DAC的动态特性也会随着时钟频率和信号频率的增加而变差。

通过减小寄生电容、缩短建立时间仍是解决DAC电路中动态特性最直接有效的方法。但是为了保证DAC静态特性，减少梯度误差和随机失配就需要增大晶体管尺寸和复杂的布局，这样就会增大寄生电容和电阻，在提高静态特性的同时会限制DAC采样率和高频性能。

为了能够较好解决上述问题，我们可以采用校准技术，既能在保证电路高精度的同时减小电流源矩阵在DAC中所占的面积，又缓解了电路对版图和工艺的严格要求。因此，校准技术在保证DAC静态特性的同时能有效提高动态特性，同时还能降低电路对工艺、温度的敏感性，保证DAC长期稳定地工作。

图2 自校准流程图

本论文采用了一种新的适合高精度、高速度DAC电路的自校准技术。这种自校准技术能够有效地校正各个电流源的失配，并降低对电流源输出电阻的要求。图2所示为我们采用的数字自校准方案的流程图。从该流程图中可见，在这个自校准的过程中，我们首先将待校准量与参考值进行比较，比较后的结果经一个ADC转换后存储到静态数据存储器(RAM)中,由此形成一个唯一对应的数字校准信号再送到一个校准的DAC中，最后完成待校准量的自校准。

图3 自校准电路原理图

图3所示为实现上述自校准过程的电路原理图，为了保证整个DAC电路具有16位的线性度，芯片设计中内置了132个用来校准电流源输出线性度的DAC，它们分别是图中的127路高7位电流源，1路低9位的总电流源和4路用于调整输出增益的电流源，另外还有一路基准电流源。当进行自校准时，开关的行列选择电路将每一路电流源按顺序选通到比较器的输入端和基准电流源进行比较，比较后的结果经数字逻辑处理后将6位数字信号输入到相应的校准DAC的6个输入端。每路电流源都有一个校准DAC与其唯一对应，当选择相应电流源时也就对应选上了相应的校准DAC，选择DAC也需要相应的行列选择电路进行按顺序的选定。当一路电流源完成校准后，其唯一对应的校准DAC的6位数字值也已经确定并存在了静态存储器中，也就是所需调整的电流量已经加在了相应的电流源上。高7位中的每路电流源都有一个校准DAC来进行输出电流调整，低9位则是进行整体的电流调整，高7位和低9位电流源输出的电流经校准DAC校准后通过模拟开关阵列最终输出到差分电流输出端。另外还有4路电流源是用于设定整个电路输出电流范围的，这4路电流源经相应的4个增益校准DAC校准后，其总输出电流流过电阻RESET后可调整整个DAC的输出电流增益。

图4 自校准过程仿真波形图图4给出了上述自校准过程的仿真波形，从图中的仿真结果我们可以看到，待校准电流源的输出在不断趋近基准电流源的输出，并且这个过程在不断地重复，直至所有的电流源均校准完毕为止。所有校准完毕的电流源最后经电流源开关阵列输出到差分电流输出端，这样就完成了整个电流源的校准过程。通过上述自校准过程，既保证了整个电路输出的线性度，同时也调整了电路输出的增益误差，优化了输出特性。

整体测试结果和电路概貌

基于0.25微米混合信号CMOS工艺技术，并采用上述自校准电路设计方案，我们完成了一个采用分段式电流舵结构的16位400MSPS的D/A转换器芯片的版图设计，如图5所示，该电路芯片尺寸为4.9×4.9mm2，整个DAC电路一共有110个压焊块。目前该电路已经成功完成工艺流片，电路测试评估板的实物照片如图6所示。

图5 DAC芯片的版图示意图

图6 电路测试评估板

图7 系统的SFDR结果图(不带校准)

图8 系统的SFDR结果图(带校准)

对封装后的DAC电路进行的初步测试结果表明，该DAC电路工作正常。图7为系统不带校准的实测SFDR，图8为系统带校准后的实测SFDR。可见经过自校准后，电路的SFDR提升了十几个dB，并且谐波也明显减小。

表1 400MHz时钟下，自校准后的转换测试结果统计表

我们对该DAC芯片还进行了其它各项指标的测试，电路在400MHz时钟频率下经过自校准后的测试结果如下表1所示。由表中各项测试数据可见，该芯片的各项性能参数指标优异，表明整个DAC芯片的性能良好。

结语

本文中的DAC电路采用分段式电流舵结构，其时钟的采样频率为400MHz,分辨率为16Bit.电路设计中还采用了电流校准技术，既保证了DAC电路的高精度，也减小了梯度误差的影响。实际流片后的测试结果表明，自校准技术的采用可使DAC电路的精度和性能得到大幅度的提升，芯片的输出谐波也明显减小。本DAC产品是我们在高速高精度DAC电路研制方面的一次尝试，它的研制成功为我们今后研制开发性能更加优异的数模转换器产品打下了良好的技术基础。