射频集成电路经验总结让你少做弯路

迅速发展的射频集成电路为从事各类无线通信的工程技术人员提供了广阔的前景。但同时, 射频电路的设计要求设计者具有一定的实践经验和工程设计能力。本文总结的一些经验可以帮助射频集成电路开发者缩短开发周期, 避免走不必要的弯路, 节省人力物力。

1. RF无线射频电路设计中的常见问题

射频(RF) PCB设计, 在目前公开出版的理论上具有很多不确定性, 常被形容为一种“黑色艺术”。通常情况下, 对于微波以下频段的电路( 包括低频和低频数字电路) , 在全面掌握各类设计原则前提下的仔细规划是一次性成功设计的保证。对于微波以上频段和高频的PC 类数字电路, 则需要2~3个版本的PCB方能保证电路品质。而对于微波以上频段的RF 电路, 则往往需要更多版本的PCB设计并不断完善, 而且是在具备相当经验的前提下。由此可知RF 电设计上的困难。

数字电路模块和模拟电路模块之间的干扰

如果模拟电路( 射频) 和数字电路单独工作, 可能各自工作良好。但是, 一旦将二者放在同一块电路板上, 使用同一个电源一起工作, 整个系统很可能就不稳定。这主要是因为数字信号频繁地在地和正电源( >3 V) 之间摆动, 而且周期特别短, 常常是纳秒级的。由于较大的振幅和较短的切换时间, 使得这些数字信号包含大量且独立于切换频率的高频成分。在模拟部分, 从无线调谐回路传到无线设备接收部分的信号一般小于1μV。因此数字信号与射频信号之间的差别会达到120dB。显然, 如果不能使数字信号与射频信号很好地分离, 微弱的射频信号可能遭到破坏, 这样一来, 无线设备工作性能就会恶化, 甚至完全不能工作。

供电电源的噪声干扰

射频电路对于电源噪声相当敏感, 尤其是对毛刺电压和其他高频谐波。微控制器会在每个内部时钟周期内短时间突然吸入大部分电流, 这是由于现代微控制器都采用CMOS 工艺制造。因此, 假设一个微控制器以1MHz 的内部时钟频率运行, 它将以此频率从电源提取电流。如果不采取合适的电源去耦, 必将引起电源线上的电压毛刺。如果这些电压毛刺到达电路RF部分的电源引脚, 严重时可能导致工作失效。

不合理的地线

如果RF 电路的地线处理不当, 可能产生一些奇怪的现象。对于数字电路设计, 即使没有地线层,大多数数字电路功能也表现良好。而在RF 频段, 即使一根很短的地线也会如电感器一样作用。粗略地计算, 每毫米长度的电感量约为1 nH, 433 MHz 时10 mm PCB 线路的感抗约27Ω。如果不采用地线层, 大多数地线将会较长, 电路将无法具有设计的特性。

天线对其他模拟电路部分的辐射干扰

在PCB电路设计中, 板上通常还有其他模拟电路。例如, 许多电路上都有模/数转换(ADC)或数/模转换器(DAC)。射频发送器的天线发出的高频信号可能会到达ADC的模拟输入端。因为任何电路线路都可能如天线一样发出或接收RF信号。如果ADC输入端的处理不合理, RF信号可能在ADC输入的ESD二极管内自激, 从而引起ADC偏差。 2. RF 电路设计原则及方案

RF 布局概念

在设计RF 布局时, 必须优先满足以下几个总原则:

( 1) 尽可能地把高功率RF放大器(HPA)和低噪音放大器(LNA)隔离开来, 简单地说, 就是让高功率RF发射电路远离低功率RF 接收电路;

( 2) 确保PCB板上高功率区至少有一整块地,最好上面没有过孔, 当然, 铜箔面积越大越好;

( 3) 电路和电源去耦同样也极为重要;

( 4)RF 输出通常需要远离RF输入;

( 5) 敏感的模拟信号应该尽可能远离高速数字信号和RF信号。

物理分区和电气分区设计原则

设计分区可以分解为物理分区和电气分区。物理分区主要涉及元器件布局、方向和屏蔽等; 电气分区可以继续分解为电源分配、RF走线、敏感电路和信号以及接地等的分区。

物理分区原则

( 1) 元器件位置布局原则。元器件布局是实现一个优秀RF设计的关键, 最有效的技术是首先固定位于RF路径上的元器件并调整其方向, 以便将RF路径的长度减到最小, 使输入远离输出, 并尽可能远地分离高功率电路和低功率电路。

( 2) PCB堆叠设计原则。最有效的电路板堆叠方法是将主接地面(主地)安排在表层下的第二层,并尽可能将RF线布置在表层上。将RF路径上的过孔尺寸减到最小, 这不仅可以减少路径电感, 而且还可以减少主地上的虚焊点, 并可减少RF能量泄漏到层叠板内其他区域的机会。

( 3) 射频器件及其RF布线布局原则。在物理空间上, 像多级放大器这样的线性电路通常足以将多个RF区之间相互隔离开来, 但是双工器、混频器和中频放大器/混频器总是有多个RF/IF 信号相互干扰, 因此必须小心地将这一影响减到最校RF与IF迹线应尽可能十字交叉, 并尽可能在它们之间隔一块地。正确的RF路径对整