为ASIC和SoC选择最优嵌入式存储器IP

要求较高时，1T式架构是较为理想的选择。由于可采用批量CMOS流程，省却了额外的掩膜环节，因而有益于成本压缩。在高速应用方面，设计师可采用6T甚至8T位单元来满足其速度要求。

图4:存储器密度与不同嵌入式存储器IP架构的比例关系

成本

对于SoC ASIC来说，为最大限度压缩成本，与次优IP(常称为“免费IP”)相比，设计师更愿选择“节省空间”的IP参数。尽管有许多存储器IP参数可供设计师免费选用，但在产品的整体收益性上，却并不总是存在经济性最好的解决方案。在很多情况下，与“免费”存储器IP相比，通过改善获批的嵌入式存储器IP的密度与性能来压缩制造成本，其效果更为显着。

在产品的整个寿命过程中，存储器体积的优化对量产成本的影响如表1所示。本表中，存储器IP所占用的芯片空间以百分比表示。可通过芯片成本、量产效率以及产品寿命，计算高密度存储器的成本压缩效果。节省的IP空间根据图4得出。从图中可以看出，1T和6T存储器的密度增量比值约为2:1.

表1:高密度IP与成本节约

嵌入式存储器IP选用指南

为让您对存储器设计中的可选要素有一个了解，现将带有部分最先进功能的收费嵌入式存储器类型总结如下。

单端口(6T)和双端口(8T)SRAM IP

由于这类存储器架构大多适用于主流CMOS制造流程，无需额外的流程环节，因此基于传统6T存储单元的静态RAM存储器块已成为ASIC/SoC制造中的主流。6T存储单元采用了经过实践检验的由晶圆代工厂生产的可用于高速度、低功耗设计的6T/8T位单元，是大规模程序或数据存储器块的理想器件。6T存储单元可用于存储能力从几位到几兆位的存储阵列。

根据设计师是采用针对高性能还是针对低功耗优化的CMOS流程，采用此种结构的存储阵列，经过设计，可满足多种不同的性能需求。经高性能CMOS流程制造的SRAM块，在功耗得到降低的同时，在40nm和28nm等高级流程节点的存取时间可降低到1ns以下。随着流程节点的推进，外形尺寸的缩小，采用传统6T存储单元构建的静态RAM,其单元尺寸将更小，存取用时也更短。

SRAM存储单元的静态特性使其可保留最小数目的支持电路，只需要对地址进行解码，并向解码器、传感和计时电路的设计提供信号即可。

单端口(6T)和双端口(8T)寄存器文件IP

对于快速处理器缓存和较小的存储器缓冲(最高约每个宏块72Kbit)来说，这类寄存器文件存储器IP是个不错的选择。寄存器同时具备占用空间最小、性能最快等特点。

单层可编程ROM IP

这种结构功耗和速度均相对较低，特别适用于空间有限的微码的存储，固定数据的存储，或体积稳步递增的应用程序的存储。这类IP可支持多芯片组和不同长宽比，既缩小了芯片体积，又获得了最佳速度。为加快设计周期，部分IP还提供了用以驱动存储器编译器的编程脚本语言。

内容寻址存储器IP

由于速度更快，能耗更低，且与用于执行大量搜索任务的应用程序的算法途径相比，占用芯片空间更小，因此这类IP大多作为TCAM(三进制)或BCAM(二进制)IP,用于搜索引擎类应用程序。通常情况下，搜索可在单个时钟周期内完成。TCAM和BCAM通常用于包转发、以太网地址过滤、路由查询、固件搜索、主机ID搜索、存储器去耦合、目录压缩、包分类以及多路高速缓存控制器等

单晶体管SRAM

这种结构虽然速度有所下降，但密度极高，可用于180 nm,160 nm,152 nm,130 nm,110 nm,90 nm以及65 nm流程。尤其适用于需要大量片上存储空间--大多大于256Kbit,但不需要极高的存取速度的ASIC/SoC程序，以及空间有限且存储器块存在泄露电流的设计。本结构可生成与SRAM工作原理相似的存储器阵列，但其基础为单晶体管/单电容(1T)存储单元(如动态RAM所用)。

由于采用了6T存储阵列，因此在相同的芯片空间上，单晶体管SRAM阵列的存储能力更强，但需要在系统控制器和逻辑层面，了解存储器的动态特性，并在刷新控制的提供上发挥积极作用。在某些情况下，为使其看起来像简单易用的SRAM阵列，也可能对DRAM及其自身控制器进行集成。通过高密度1T宏块与某些提供刷新信号的支持逻辑的整合，可使存储单元的动态特性透明化，设计师可在实施ASIC和SoC解决方案时，将

存储器块作为静态RAM对待。

作为可获得许可IP,1T SRAM可从晶圆代工厂获得。但是，由于某些此类IP需要额外掩膜层(除标准CMOS层外)，增加了晶圆成本，因而限制了晶圆代工厂的可选制造空间。为使额外的晶圆加工成本物有所值，芯片上采用的总DRAM阵列大小，通常必须大于50%的芯片空间。大部分可用DRAM宏均为硬宏单元，大小、长宽比以及接口的可选空间有限。

有一种单晶体管SRAM的特殊变体，采用了可通过标准批量CMOS流程制造的架