基于跳频收发系统中的跳频频率合成器设计

时间决定。

　　在工程上，PLL的跳频转换时间可以用PLL环路的最大快捕时间TLmax做估算：

　　设计中，ωn=15 000×2π；工程上ξ=0.707，则TLmax△75μs。所以，频率建立时间TPLL=75μs，跳频周期可为750μs，跳频速率最高可达1 333跳／s，满足系统设计的1 000跳／s的要求。

　　3 结语

　　跳频频率合成器是跳频收发系统设计的核心，也是技术实现的一个难点。设计中把DDS和PLL的优点有机地结合起来实现了高速跳频，摒弃了用直接数字频率合成DDS输出频率不能太高或用锁相环PLL合成频率锁定时间较长的缺点，满足了系统设计的要求。