25G高速无源通道的设计挑战

率下，高粗糙度铜箔所产生的额外损耗往往会比低粗糙度铜箔高出很多。而在PCB制造时，PCB厂商通常都会默认为采用普通铜箔，也就是高粗糙度铜箔，这在高速设计时是常被忽略的地方。因为一般的PCB工厂都不会去研究铜箔粗糙度的影响，兴森快捷公司在这方面所做的研究工作已处于业界的前列。

介质的损耗将随着频率的升高而越变越大(图5)，这时能否找到一款性价比高的板材将成为成功的关键。因为，在如此高的速率下，即使采用以前用于10G BASE KR的改性FR4板材(如 Nelco 4000-13)也将无法满足要求，更不用说普通的FR4。而业界原本广为使用的Megtron 6也因为日本地震而受到很大影响，所以寻找到一款可替代的高频板材已迫在眉睫，而新材料的认证又需要一个相对较长的周期(需要做环境测试、插损测试、眼图测试和BER测试等)。所要用到的仪器设备包括：恒温箱、矢量网络分析仪或TDR、码型发生器、采样示波器或实时示波器以及BERT等。为了更好地对25Gbps无源通道进行量化和建模，兴森快捷的高速实验室对此做了大量的研究工作，找出了性价比更高的Megtron 6替代板材，目前兴森快捷还购买了业界最大可探测面积的探针台，10G速率以上的超高速背板及系统的设计已变得更加容易。

图5：CEI-25G LR规范规定的插损要比10G Base严格很多。10G Base只需要考虑6GHz时的损耗，而CEI-25G LR则需要考虑12.5GHz时的损耗。

在估算通道损耗时，一般会认为介质是均匀的。事实上不同的叠层会使用不同厚度的PP(聚丙烯)，不同厚度PP的构成是不一样的。PP主要由玻璃纤维和树脂组成。波纤的经纬交叉点和空隙中的树脂含量不同，这会导致介质的不均匀性，主要是波纤交叉点和空隙中的Dk和Df值区别很大。在最坏情况下，一对差分走线中的一根走在交叉线上，而另一根则走在空隙当中，这样差分对的传输延迟和损耗都会不同，这将造成眼图的闭合和造成EMI。采用Intel推荐的10度角设计是一种常规的解决玻纤效应的做法，但这通常被用于10G速率及以下，当通道速率达到25Gbps时，玻纤效应对传输线的影响需要被更加严格地进行评估。

此外，布线的方式也将影响到插损，比如传输线是微带线还是带状线。两者所带来的损耗大不相同，在频率越高的情况下区别会越大。除了损耗，两种传输线周围的电磁场分布以及传播特性也不尽相同。总体而言，带状线会比微带线具有更好的性能表现，但前提条件是，必须设计出参数和特性均可控的过孔。

所有的影响因素均需要被考虑在内，才能符合规范要求。由于仿真和测试之间存在很大的差异，需要设计者不断修正仿真模型和优化算法，并反复和实测结果进行对比，才能得到可信的仿真结果和经验修正值。控制阻抗和反射

传输链路中只要存在阻抗不连续，就会产生反射。S参数中用来表征反射的参数是S11，也就是常说的回波损耗。设计者要做的就是尽可能的控制无源通道中的阻抗。布线的阻抗较易控制，难于控制之处主要在于过孔和连接器(图6)。对于连接器来说，设计者可以控制的是分支(stub)的长度。此长度越长，阻抗越不连续，反射将越厉害。对于背板，通常采用背钻来保证。而对于过孔来说，除了要将其插损控制在最小值外，还要将其阻抗控制与传输线尽可能一致。

图6：阻抗的不连续点分别由连接器和过孔所引起(兴森快捷高速实验室的某实测案例)。

此外，反射不仅会引起过冲和振铃等信号质量的下降，而且还会给整个通道带来额外的损耗。CEI-25G LR规范规定，回波损耗在整个奈奎斯特频率范围内要约优于-10dB，这样回波损耗所引起的插损将被控制在约0.5dB以内。而10G BASE GEN2则更是规定回损要约优于-20dB，这样回损所引起的插损才可忽略不计。

选择有精密制造能力的供应商也至关重要。只有严格按照设计意图进行生产制造的PCB，才能更好地保证阻抗可控。对于阻抗受控的PCB，PCB板厂商通常采用在PCB旁附加测试条(通常称为附连边)来测试传输线的阻抗。对这一点设计者需要尤其注意，某些时候测试条上的传输线阻抗和PCB上的传输线阻抗并不能良好地对应，需要设计者在设计PCB时保证设计的正确性。目前国内已有极个别厂商能够直接检验PCB板上的阻抗连续性(并非检验测试条上的阻抗)。

多通道串扰

由于下一代100Gbps 网络大多会采用4 x 25Gbps的架构，所以相邻通道间的串扰表征将无法避免。由于走线间的距离可以通过牺牲布线密度来调节，所以链路上串扰最大的地方仍将发生在连接器端。串扰不仅会在幅度上带来噪声，同时还会引起时序上的抖动，这造成无用信号反射等信号的完整性问题。

对串扰进行仿真是一个难题，难度主要体现在高速