基于合成器的IF调谐无线接收机的实现

–219 + 20 log 950 + 10 log (6.4 × 106) – 20 log 4 = –219 + 59.5 + 68 – 12 = –103.5 dBc/Hz

参考杂散将出现在偏离载波6.4MHz的频率上，量值很小(-90dBc)，这是因为(a)4分频电路对应12dB的衰减，以及(b)——由 于这是固定频率的LO——环路带宽可以变得很小(例如20kHz)。简单地施加一路20dB/十倍频程的衰减，将可以进一步衰减寄生分量。

在200kHz、400kHz、600kHz和800kHz处将不存在参考杂散，而锁定时间也不成问题，因为在频率固定的RF电路中无需进行任何调谐操作。

　　调谐作用的IF电路

我们继续讨论DCS1800实例，图2示出了一种可调谐的IF电路，其调节范围从285MHz到380MHz，步进为200kHz。为了实现此功 能，PFD频率选用为3.2MHz ，相应产生的初始LO信号可以从4560变化到5760MHz，调谐的步进为3.2MHz。对这些频率进行16分频，就可以获得所需要的 285MHz～360MHz、步进为200kHz的信号。

可调谐的IF电路在最差情形下的位相噪声为：

–219 + 20 log 1800 + 10 log (3.2 × 106) – 20 log 16 = –219 + 65 + 65 – 24 = –113 dBc/Hz

参考杂散将出现在偏离载波3.2MHz处。通过选择500kHz的环路带宽， 在3.2MHz的杂散将低于-90dBc。在一个DSC系统中，参考杂散件小的的重要频率点是200kHz、400kHz、600kHz和800kHz。 不过在我们所提出的配置中，这些频率点上并不存在寄生分量，因为我们选用的PFD工作频率高达3.2MHz。

在环路带宽设定为500kHz， PFD频率为3.2MHz时，系统可以在10 µs以内完成锁相操作，且偏差在10°以内。图3所示的是频率锁定的响应特性。

　　图3 可调谐的IF电路锁定时间

　　滤波方面的考虑

上述的两种架构实质上都属于超外差，采用了两级下变频电路。在每一级电路中，滤波都有着关键性影响。

在图1中，位于LNA之前的RF滤波器可以抑制很强的带外干扰，IF滤波器可以选用窄带(在GSM体制中可以为200kHz)来抑制带内干扰。

在图2中，RF滤波器与图1中所示的相同。不过，图2中的IF滤波器不能采用窄带的。它必须能覆盖整个信号带宽，因为调谐是在其后才发生的。这意味 着，带内干扰信号将在信号链后面的基带处理中滤除。ADI可以提供若干种IF到基带的接收机，包括AD6650、AD6652、AD9870和 AD9874。在使用如图2所示的架构时，应该仔细考虑这些器件的选用。

　　结论

让PLL的内核以更高的PFD频率工作(最终的LO频率的整数倍)可以改善相位噪声、输出参考杂散和锁定时间性能。另外，可调谐的IF架构可以提供更高的性能，因为其倍频可以采用更高的整数倍。不过，需要精心考虑滤波方面的需求。

本文中所示的例子是针对整数N分频锁相环ADF4107的，但这种结构并不仅限于此，采用小数N分频体系结构，也能实现类似的性能改善。