采用AD9913的低相噪频率合成器设计

摘要：低相噪频率合成是通信电路设计中的关键技术，在射频和微波领域应用广泛。文章阐述了混频锁相的原理，通过建立噪声模型，对影响相位噪声的主要因素进行了详细论述，并结合AD9913介绍了一种低相噪频率合成具体方案，并给出了指标测试结果。

引言

在现代复杂电磁环境中，要提高接收机的信号截获能力和动态范围，需对频率合成器进行捷变频和低相噪设计。随着数字集成电路的高速发展，低噪声、高性能的数字锁相环已得到广泛应用，它具有体积小、成本低和易于调试等优点。

DDS在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成度等性能指标上远远超过了传统频率合成技术的水平，为系统提供了优于模拟信号源的性能。

对于工作频率高、变频间隔相对较小的锁相合成器，如果采用前置分频法，则环路分频比较大，在反馈支路进行频率下移，可有效减小环路分频比，有利于改善系统的相位噪声和动态响应特性。

混频锁相合成技术相噪特性分析

锁相频率合成主要分为单环锁相和混频锁相两种。单环锁相频率合成是工程中常用的设计方法，其优点是结构简单、体积小，且容易实现，缺点是当环路输出频率较高时分频比较大，无法实现低相噪设计要求。

混频锁相方式增加了频率搬移电路，通过在反馈支路对输出频率进行下移，从而降低了环路分频比，实现对系统输出相位噪声的改善，设计原理如图1所示。图中，输出频率经取样本振混频后得到一个较低的中频，与参考信号鉴相，鉴相产生的误差电压经环路滤波后除去高频分量和带外噪声，去调谐VCO以改变输出频率。

在充分考虑参考信号、VCO和鉴相器引入相位扰动的基础上，忽略一些次要因素，可建立图1所对应的系统相位噪声叠加模型，如图1所示。

将噪声源进行叠加，经过简单地推导，可得出系统单边带相位噪声功率谱密度为：

根据相位噪声最优原则，环路滤波器的转折频率ωn应取在式(2)、(3)的交点，其闭环特性为：在环路带宽内，系统输出的相位噪声主要取决于参考信号和数字鉴相器基底噪声，在环路带宽外，相位噪声则主要由VCO决定。

C波段混频锁相合成器设计

原理框图

混频锁相合成器由DDS电路、混频电路、压控振荡器、鉴相器、环路滤波器、程序分频器等基本电路构成。具体原理框图见图2。

主锁相环中，3200~3550MHz的输出信号通过取样本振下变频至400~750MHz，分频后与参考信号鉴相。取样本振(2.8GHz)由100MHz高稳晶振经倍频滤波后产生。

本方案中，环路滤波器按500kHz带宽设计环路参数，因此在近载频处，对相位噪声有直接影响的因素是参考信号、倍频噪声和鉴相/分频器本底噪声，在远载频处，相位噪声则主要受压控振荡器的开环特性决定。

AD9913介绍

AD9913是美国ANALOG DEVICES公司生产的新型低功耗直接数字频率合成器(DDS)，它采用先进的DDS技术，结合内部高速高性能的D/A转换器和比较器，可编程参考时钟倍乘器形成可编程、可灵活使用的频率合成功能。AD9913产生高稳定、频率相幅可编程的正弦波，可作为信号源广泛应用于通信工程、雷达仪器仪表、高速计算机及导航系统中。

AD9913具有以下重要特性：100MHz模拟输出和0.058Hz或更高的频率分辨率;相位噪声≤-135dBc的每Hz@1kHz偏移(DAC输出);出色的动态性能：≥80dB的SFDR@100MHz(±100kHz偏移);自动线性扫频能力;极低功耗(50mw，1.8V电源);可选的PLL REF_CLK倍频，最高工作时钟可达250MHz。

AD9913内部集成了DDS模块、10位DAC、REF_CLK输入电路、时序和逻辑控制电路以及对外I/O接口模块等，内部功能方框图见图3。

相噪分析

器件选型上，100MHz参考源采用恒温晶体振器，相位噪声设计值应不低于-155dBc/Hz/10k，本振由阶跃二极管倍频电路实现，DDS采用AD9913，鉴相/分频器则采用HMC700。

其中，DDS用100MHz时钟激励输出23.88~25MHz时，其相位噪声小于-145dBc/Hz/10k，经混频除4后相位噪声可达-155dBc/Hz/10k，鉴相/分频器的本底相位噪声值为-225dBc/Hz。

由公式(2)可估算出近载频10k时(M=28，N=40)，系统闭环输出相位噪声为：

实际测量如图4所示，合成器的相位噪声测量结果与计算基本吻合。

杂散抑制

本方案中，合成器杂散的主要来源有以下三个部分。

(1)DDS(AD9913)产生的杂散。通过在DDS输出端的带通滤波器将DDS产生的杂散滤除。

(2)混频产生组合频率分量。取样本振与VCO输出混频后，除得到有用的中频信号外，还会产生大量无用的组合分量，这些无用分量如果不加以抑制，会泄漏到合成器输出端，形成杂散。设计时通过方向性较强的放大器级联提供反向隔离，