X波段间接式频率综合器的设计

LC滤波器，其特性为在通带内插损较小(约1dB)，而对二次谐波的抑制应达到40dB，这样15MHz和240MHz等信号的谐波、杂波抑制均可达到要求。

在锁相环内，由于环路自身的窄带跟踪滤波特性，可以使杂散减小至要求的范围内。实践证明，通过环路滤波器的优化设计以及采用良好的屏蔽措施，可使二本振的杂波抑制有很大的改善，可以达到-75dBc。

对一本振和主振合成源来讲，最关键的问题是要采取良好的隔离和滤波措施。通过提高功分器的隔离度，以及腔体分隔、减少共用部分，在很大程度上避免混频器LO端口的信号反串，使一本振和主振信号的隔离度达到要求;在三个混频器后面的滤波环节中，为抑制杂散，关键是滤波器的设计：我们采用了三个腔体微波滤波器，可以在保证220MHz通带内(对点频为窄带)插损较小(约2dB)的前提下，有效地滤除本振泄漏以及三阶交调等杂散分量，使一本振和主振信号的杂波抑制能满足要求。

(3)其它性能分析

对于0-π调相器，考虑到主振信号的BPSK调制精度为±3º，我们选用的调制器的插损≤3.2dB，幅度不平衡≤0.2dB，相位不平衡≤±2º，可以满足要求。

由于SPST1和BPSK的驱动电路延迟以及各自的响应时间不可能做到完全一致，它们的调幅码和调相码的时序需要通过主机进行适当的同步(响应快的要延迟一点)。

　　3 电路设计

　　3.1 PLL输出频段的选择(混频比设计)

在频综器的设计中，混频器的设计非常重要，一般应选择高隔离度高三阶交调的混频器。在选择好的混频器的基础上，混频比的设计变得更为重要，因为混频器会产生大量的交互调产物[1]。所以正确选择工作频率使交互调频率远离有用频率，以便滤波器较容易的滤除交互调频率，减小杂散输出。考虑到滤波器的性能的限制，我们选定LO2工作于L波段，使混频比为fLO2/fPDRO=0.1，同时适当减小输入幅度，可以降低高阶交调产生的杂散。

　　3.2 环路滤波器的设计

这里，选用较高的鉴相频率，可以加强锁相环抑制参考边带的能力。同时，较高的鉴相频率可以允许宽的环路带宽，从而加快频率捷变时间，保证跳频时间指标要求。

我们使用ADIsimPLL Ver 3.0来计算环路参数，如取fVCO=900～1200MHz，KV=30MHz/V，fn=200kHz，相位裕量为45°，可算得图2中的环路参数：

　　图2 PLL环路滤波器

在调试过程中，我们发现运放的噪声电压、噪声电流、转换速率、偏置电压/电流等参数对环路的相噪以及跳频时间影响特别大，所以必须采用优质的运放和电源。

　　3.3 电路布局和电磁兼容设计

(1)合理的电路布局

通过详细地分析、计算各部分电路中的频率分量分布情况及其电平大小，为设计或采购适当的元器件提供了合理的依据。电路布局设计和结构设计同时进行，并充分考虑了电磁兼容性、可靠性、抗振性、散热、工艺等方面的问题，以使电路设计布局合理，电路和结构达到良好地配合。

(2)优质电源和良好的电磁兼容设计

在本频综器中，各有源电路需要低纹波的直流电源以及相关的控制信号。对电源/控制接口进来的电源采取良好的滤波措施(π型)、正电源转换成负电源，以及对各种控制信号进行适当的转换，都是本单元电路的任务。特别值得一提的是，由于系统只提供正电源，而本频综器中的微波开关等电路需要-5V电源才能正常工作，所以必须利用+15V转换出-5V电源。由于采用的正负电压转换器中有一个频率为5kHz左右的振荡电路，其振荡信号很容易从其输入、输出端(尤其是输入端)串扰到其它电路，造成各路输出信号近载频杂散较大，所以必须在正负电源转换器的输入、输出端增加稳压块，起到稳压及隔离5kHz串扰信号的作用。

另外必须在适当的地方增加EMI滤波器以防止各部分之间的信号相互串扰，保证杂波抑制性能。

　　4 研究结果

该频综器一次性通过了规定的各种环境试验，技术协议规定的主要技术指标及测试结果见表1。

表1 主要技术指标测试结果

其中，LO1在静态条件下的相噪测试曲线见图3，主振信号在静态条件下的相噪测试曲线见图4。可见，由于受体积限制，我们没有采用较复杂的混频分频式锁相环，产生的捷变频二本振信号相噪已经很低，经上变频后，由于PDRO的相噪比较好，混频器等环节对相噪的恶化比较小。根据测试结果来看，各项指标均满足要求，特别是采取晶振隔振等措施后，在振动条件下三个轴向的相位噪声仅恶化10dB(@1kHz)左右，比不采取隔振措施要好许多，体现了我们较高的隔振设计水平[2]。频综器实物图见图5。

　　图3 静态时一本振信号的相噪测试曲线

图4 静态时主振信号的相噪测试曲线

　　图5 X波段频率综合器实物图

　　5 结束语

基于