RLM的快速物理设计

4 HATS

HATS（HierarchicalAbstractTimingSignoff）是IBM层次化设计方法学的一部分，仅抽取RLM 的部分信息，用于顶层合成时的时序分析和优化。在RLM中，影响芯片顶层时序的仅仅是输入/输出端口相关的路径。而占绝大部分的时序路径是从寄存器到寄存器的，这部分已经在RLM中已做到时序收敛，整合到顶层时，时序信息不会发生变化，合成时可以不考虑这部分的时序。

HATS的流程如图2所示，在完成RLM设计之后进行时序分析和网表分析，去除RLM内部寄存器到寄存器的路径，以及与此相关的时序约束，抽取 RLM信息，交给顶层使用。抽取的过程如图3所示。


图2HATS处理流程


图3RLM信息的抽取

随着芯片规模的扩大，标准单元和硬核的数量迅速增加，采用传统的设计方法需要占用大量的内存和CPU时间。而采用HATS方法，在保证验收质量的同时，去除了冗余的计算，大大降低了芯片合成所需的内存和CPU时间。表1中示出了一个90nm芯片的设计实例，该芯片中包含一个重复使用了20次的 RLM，采用HATS大量节省了CPU时间和占用的内存。

表1HATS在芯片“P”上的应用


5 RLM快速物理设计方法的优点

可重用的设计流程是缩短设计周期的关键。本文介绍的RLM快速物理设计方法，其优点归纳起来有以下几点：

1)IBMRLM层次化设计方法具备灵活有效的模块划分技术；

既可针对客户的设计要求进行有针对性的RLM划分，也可以在顶层针对物理设计的需求进行易于物理实现的RLM模块划分，还可以综合考虑客户的设计要求和物理设计的需求进行RLM划分。

2)充分考虑了功耗及噪声对于物理设计方面的影响；

在设计初始阶段就进行完备而合理的电源设计，DECAP插入，确保流片后不会因动态或静态电压降的问题影响芯片的正常工作。

3)充分考虑信号完整性对于芯片设计的影响；

对于关键的线做屏蔽，比如时钟树，确保在验收阶段尽可能准确，减少不必要的冗余迭代。

4)完备的时序验收分析；

在IBMRLM设计流程中既引入多CORNER，统计分析，同时在设计开始阶段就充分考虑了电压降对于时序的影响，尽量避免了在验收阶段由于时序问题所产生的迭代，并进一步确保流片后芯片在时序上的功能与设计阶段分析的一致性。

5)充分考虑RLM集成在顶层的边界问题；

对于接口处进行了合理设计确保顶层集成时易于实现；

6)该设计方法具有很好的灵活性；

允许不同的工程师针对不同的RLM并行工作，而又可以共享利用统一的设计脚本，同时不影响顶层的并行评估。

7)设计方法易于更新和共享；

不同的工程师可以根据实际设计需要更新设计脚本同时共享给其他设计者。

8)易于集成；

设计完成的RLM，可以抽取信息便于顶层集成快速进行物理设计以及时序、信号完整性、功耗等方面的分析，同时在顶层验收分析时可以绕开RLM内部路径，直接打平RLM，进行扁平化分析。

9)易于迭代；

当工程师对一个RLM根据该方法进行一次评估后，确定设计需要的脚本，之后可以根据客户更新的ECO网表重新调用以前的预布局，电源等信息进行快速的再评估，减少了交付市场的时间。

6 总结

对于大规模的系统设计，层次化的设计策略是业界的方向，特别是规模庞大的系统采用层次化的设计把一个大的系统分成子模块，对小的子模块设计的收敛时间更容易把握，后端工程师可以并行的处理同一个设计。IBM先进的子模块快速设计流程提高了设计过程的可重用性，缩短了设计周期。

附：本文仅代表个人观点，IBM不保证文中推荐解决方案在其他设计上的应用。

参考文献

[1]J. Koehl, D. E. Lackey and G. Doerre, “IBM’s 50 Million Gate ASICs,” Proceedings of the IEEE Asian and South Pacific Design Automation Conference, pp. 628 - 634, 2003
[2]E. M. Sentovichandetal.,“SIS: A System for Sequential Circuit Synthesis,” Technical Report, Un University of California, Berkeley,1992

作者：IBM中国芯片研发中心 李恭琼 戴红卫 张春朋 余振华 2009-08