复杂SoC设计中的功率管理 (上)

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表2和表3所示为采用上述方式的估计结果。计算出内部功率之后，开关功率可以按内部功率的30%进行估计。由于没有精确的负载和开关数据，此数值仅为粗略的估计值。这样的估计主要用于对不同设计方案的功耗进行比较，而非用于预测芯片的实际功耗。但是，正如前文所述，RTL级的近似估计的确能够在早期对芯片设计的可实现性提供参考意见。

泄漏功率可以根据每种单元类型的泄漏数据进行估算。由于高态和低态下的泄漏不同，所以泄漏功率分析必须在信号处于一定逻辑状态的静态概率的基础上进行。静态概率表示为0至1之间的一个数，该数值可以根据信号的功能进行估计。例如，一般情况下，一个低态有效的复位信号的逻辑“1”静态概率(SP1)等于或接近1.0(100%)。对于一个数据总线信号而言，除非某些架构特性建议有其它概率，其SP1通常可以假设为0.5(50%)。在选定了库之后，静态概率可在仿真期间，通过将信号处于某一特定逻辑状态下的时间和总仿真时间进行比较来计算得到。

5 门电路级功率分析

在综合完成后，有可能根据实际门数和仿真得到的活动来从Power Compiler中获得相当精确的功率估计值。这时估计的不准确性来自活动以及布局前的线负载值。通过从门级仿真中生成SAIF文件，准确性可以得到改善。在VCS中，与图3中相同的指令可用于生成SAIF文件，只是其中的第一条指令应当改为：

$set_gate_level_monitoring ("on")；

这里必须再次强调，只有在仿真向量代表了真实的应用行为时，活动值才是准确的。Physical Compiler工具在物理优化后使用write_parasitics -distributed指令用于改善负载的准确性，这项指令能够产生注释了Steiner路径和寄生电阻、电容估计值的SPEF文件。

布局完成后，门级仿真能够生成VCD(Value Change Dump)文件，用于PrimePower分析。VCD文件的记录在仿真过程中变为一个信号值，并提供了设计的节点活动、结构数据体系连接性、路径延迟、时序和事件方面的信息。

如果芯片的I/O数量众多、在高速下切换开关并驱动很长的线路，那它将有可能成为造成估计不准确的重要因素。如果设计目标要求得到准确而非最坏情况下的功率估计时，I/O的集总负载模型可能会产生过分悲观的估计结果。要想获得更为准确的结果，可以在关键的I/O单元类型中利用精确的分布阻抗模型进行HSPICE仿真。然后，I/O单元的功率即可采用确定每次上升/下降沿的电荷和能量的数值性方法来进行计算。在得到HSPICE的电流和时间输出后，每个瞬态的内部功率就可以利用梯形积分法(如在Matlab软件中)来进行计算。在PrimePower分析中记录的I/O活动可以用于对I/O功率按比例进行调整，同时总的I/O功率可与核心功率相结合，用于整体功率估计。为了表明在采用本文所述的不同设计阶段和实施循环中的估计方法所获得的功率估计值的差别，图4列举了在DSP设计中的一个高速FIR滤波器模块的实例。这一实例验证了，根据所提供的信息准确度的不同，功率估计值会有所差异。此图也表明了范例模块在设计流程中的4个不同阶段下功率估计值的变化情况：

（1）示例1－采用最坏情况下的开关动作和线负载估计值所得到的功率估计值；

（2）示例2－采用较为准确的线负载估计值和最坏情况下的开关动作所得到的功率估计值；

（3）示例3－采用准确的线负载估计值和实际活动所得到的功率估计值；

（4）示例4－采用精确的线负载(提取后)和基于SPICE准确仿真的实际活动所得到的功率估计值。

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