采用嵌入式测试器实现SoC中存储子系统的良品率设计

嵌入式存储器测试和修复技术的未来趋势

随着半导体技术从130nm、90nm、65nm向更小特征尺寸的变化，缺陷率会更高，引入的新缺陷会更多，缺陷类型更加多变。为了解决缺陷率问题，测试和修复组织机构需要更为智能的方法以及更新的测试和修复方案。新兴工艺技术，例如90nm以下工艺，会造成泄漏急剧增加，因而需要专用泄漏屏蔽措施来实现更高的品质。随着缺陷密度的增加，更密密集的存储器需要额外的冗余资源(行和列冗余)。当设计中只有少量存储器(数十个)的时候，很容易在芯片级实现测试和修复来控制缺陷。然而，当存储器达到好几百个的时候，在设计实现和制造过程中管理缺陷就复杂了。试想一下，不借助于芯片级中央网关与所有存储器组通信，逻辑和物理版图复杂度的快速增加会导致难以在芯片级与所有存储器实例进行通信，所以，有必要采用智能地芯片级测试基础架构IP来管理数量众多存储器的芯片级测试和修复功能。STAR JPC是一个有助于存储器子系统和外部测试器通信的芯片级基础架构IP的例子，它极大地减少了芯片级布线拥塞，这意味着：为功能模块节省了更多面积、模块间布线更少、各种时序问题最少以及时序收敛更快。

随着几何尺寸更小(泄漏更高，是现在的10倍)，要实现更高的品质，保持力(Retention）测试就变得越来越重要。然而，如果我们严格测试每一个存储器的话，保持力测试也会造成测试时间太长。因为这是一个面向所有存储器的公共测试功能，所以可以移到芯片级IIP来并行运行该测试。保持力测试可以在多个STAR存储器组之间并行运行，极大地削减了测试时间和测试成本。当设计中有数百个存储器的时候，测试时间就是一个重要因素。为了优化测试时间，用户应被容许调度被测存储器组的顺序：并行、串行或二者组合。这就需要一个可由用户在制造测试过程中编程的芯片级智能调度器。STAR JPC的内建智能调度器容许用户调度各种存储器实例的测试。本质上，借助于智能芯片级测试IIP，用户可以削减测试时间和测试成本。

采用90nm及其以下工艺，许多高速设计(特别是计算机、通信和图形应用)需要做严格的高速测试以满足品质目标，这就需要在测试引擎和存储器之间快速交换数据以确保存储器在期望的速度下经受测试。它要求测试资源与存储器的集成最优化，以确保同时达到最佳品质和最优化面积/性能的折衷。因此，我们将测试引擎(软IP)的许多时序和版图关键组成部分集成到硬宏中，时序关键路径已被做在硬宏中，附加可测试逻辑正被嵌入到硬宏中以获得更高的覆盖率，从而最终获得最优化的面积、最小的布线开销和更高的品质。作为一个既设计存储器IP又设计测试和修复IP的整体解决方案供应商，这些都是可能实现的，因为他们能借助于测试和修复技术优化整个存储器系统的面积、时序并实现高度可制造性。其它方案因为存储器由一家公司设计，而测试和修复单元却由另一家不同公司提供，彼此之间存在非常严格的边界，因而就不能实现如此级别的优化。未来新兴工艺会使设计规模增长并容许我们在设计中集成更多的存储器。目前，我们已使包含几百个存储器的设计出带了，现在正开始设计包含几千个存储器的单芯片。设计中多个分层造成的极大复杂度，需要能智能管理设计集成的自动化性能，这种性能必须很好地理解嵌入式存储器测试和修复架构，并容许在SOC级插入、删除和修改存储器子系统。

本文小结

当前日益增长的上市时间压力常迫使半导体代工厂开始采用尚未成熟、良品率还没有达到稳定状态的新兴工艺进行生产，因此，良品率管理成为半导体制造过程的一个重要问题。存储器的嵌入式测试和修复就是有助于最优化良品率并使测试成本最小化的关键制造技术，采用STAR存储系统来测试和修复嵌入式存储器能够极大地提高良品率并确保高品质。