芯片设计概述

设计方法学

即使使用最好的工具，工程师也需要采用适当的设计方法，以便减少设计时间，提高芯片设计一次性成功的机会。近年来，设计团体已经把注意力放在时序收敛问题方面。也就是说，从前端设计期间获得的评估时序性能的物理数据库中提取一些设计，然后集中在芯片的时序性能上，时序收敛非常重要。另外一些其他设计参数对于大多数设计也很关键，特别是功率、信号完整性(SI)和可靠性。设计者的最终目标是设计收敛，从而使芯片能够满足所有的设计约束。

好的设计方法学在整个设计过程中利用了分析和验证准则，从初始的系统级评估开始，随着设计进程从前端阶段到物理设计阶段变得日益精确。代工设计策略在帮助设计者满足芯片设计指标方面是非常有用的。

在90nm工艺，由于器件泄漏的静态功率(待机功率)和芯片的动态功率相当，TSMC提供了一个参考设计流程规范，从而将泄漏减到最小。这个规范的工作原理是在初始的前端设计流程阶段，特别是逻辑综合和优化阶段，使设计者在整个芯片上都使用高性能的晶体管，从而可以使用可得到的最快单元库进行目标处理，让设计者对芯片的时序和面积进行优化。在后端设计的布局布线之后进行寄生参数提取和时序分析，设计者能够确定时序路径。

这些路径显示出设计者可以用高VT值晶体管代替低VT值器件的位置。高VT值晶体管有着较低的开关速度，但也具有较少的电流泄漏和较低的静态功率扩散。用高VT值晶体管代替低VT值晶体管不会影响芯片的布局。通过不断的替换和静态时序分析，有助于设计者满足时序规范，但功率会下降很多。例如，待机功率下降5倍或更多，动态功率下降2倍或更多都是很有可能的。

TSMC也有针对信号完整性(SI)和可靠性标准的设计规范，涉及的领域包括：

• 交调干扰的预防、分析和修补
• 电源和信号线的电迁移
• 退耦电容器

使用退耦电容器与在印刷电路板上使用电容器是类似的，目的是减少电源线上的电流波动和动态IR的下降(功率下降)。可以根据功耗在芯片有空间的区域放置电容，同样，还可以放置时钟缓冲器和快速输出缓冲器。

设计库

芯片设计一次性成功的另一个关键点是对包含在芯片内部的单元和内核的准确建模。单元库必须在几个设计层面上都有好的、可用的模型，包括RTL级、逻辑门级和物理级。成功的建模以库提供商(通常是第三方)和芯片制造商之间的紧密合作为基础。另外，设计者应当有丰富的库函数和单元类型(低功率、高速度和高密度)可供选择。为使功率达到最低限度，TSMC的合作伙伴提供了多种VT值的库单元，允许设计者使用制造商提供的参考设计流程，同时对时序和功率进行优化。这些库已经由TSMC在一流的设计流程工具上验证正确，包括Synopsys、Cadence和Magma 。

对于大多数流行的单元库和静态RAM，基于ISO9000标准的TSMC9000是硅片制造业中最严格的验证标准。TSMC9000描述了一个库封装中包含的大量细节，包括EDA视图、工艺角、测试芯片标准、测试协议、产品标准和其他一些重要的设计和验证信息。这个标准在多个层面上的验证有助于用户提高硅片设计成功的信心。

硅片

尽管设计重用的关键是通过嵌入式内核完成的，但在制造商向用户提供可用的硅IP方面，仍然面临缺少硅IP标准的问题。TSMC认为所有硅IP的目标工艺都应当在实际硅片上被验证正确。TSMC为芯片制造商支持的所有内核提供了一个验证状态报告。同时，在帮助减少设计时间方面，能否得到计算机、消费电子和通信应用等特定市场的硅IP是非常重要的。硅片被验证的IP功能包括处理器内核、DSP引擎、专用I/O和混合信号功能，它们来自几个领先的IP库和SIP提供商。