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双内核嵌入式处理器的其应用

时间:09-02 来源:互联网 点击:
1983年,斯坦福大学的John L.Hennessy成功完成了第一个采用RISC理念瓣MIPS(Microprocessor without Interlocked Pipeline Stages)微处理器。次年,他在硅谷创立了MIPS公司。该公司本身不生产微处理器,只设计高性能工业级的32位和64位CPU的体系结构,并且向其他半导体公司提供使用其内核(IP)的授权,用于生产基于MIPS而又各具特色的微处理器。目前已经有50多家公司申请了授权,相继推出了一批个性鲜明的微处理器,如PMC-Sierra公司的RM7000系列、RM9000X2,NEC公司的VR55000、VR7700,而Broadcom公司开发的BCM1250一举夺得了当年度嵌入式处理器论坛的“最佳高效能嵌入式处理器”大奖。

1 BCM1250处理器

BCM1250是Broadcom公司开发的基于MIPS架构的双内核、高性能64位RISC微处理器,采用0.13μm CMOS工艺制造,860引脚BGA封装(42.5×42.5mm),最高主频1GHz。芯片集成了两个名为“SB-1”的内核(CPU0和CPU1)。SB-1内核不仅实现了标准的MIPS64指令集架构,而且增加了MIPS-3D和MIPS-MDMX专用扩展指令。在1GHz时,两个内核具有4000MIPS或10Mpps的处理能力。

BCM1250是一种紧耦合共享内存对称式多处理器(SMP)。SMP系统定义为通过一个公共高速总线,将多个相同的处理器与内存和I/O设备等一系列外围设备连接起来的系统。“对称”意味着每个处理器在访问共享内存和外围设备时,访问机制相同。所谓“紧耦合”是指各内核个体之间距离很近,并通过一个通用高速总线实现物理互连。这些内核通过公共高速总线共享一个全局内存模块(即共享内存)以及诸多外围设备。



图1是BCM1250的内部结构框图。主要特点如下。

1.1 高性能双内核和大容量缓存

(1)两个64位MIPS内核SB-1。每个内核能够在一个时钟周期发射4条指令。每个内核包含32KB 4路组关联指令缓存和32KB 4路组关联数据缓存,64位入口的全关联TLB(Translation Lookaside Buffer)。

(2)两个SB-1共享4路组关联二级高速缓存(L2 Cache),每路128KB,共512KB。与其它系统不同的是,内核与I/O DMA主设备共享这片缓存,就像缓存处于内核和SDRAM(内存)之间,所有对内存的访问都在二级缓存中检验。并且,每路Cache可以单独设置为存储器模式,作为存储器使用,而且速度不变。

(3)面向网络分组处理优化的片内公共高速总线Zbbus,256位(1个缓存线长cache line)数据宽度,速率是CPU主频的一半,将两个CPU、L2 Cache、SDRAM控制器和I/O桥等连接起来。总线使用MESI协议以保证两个CPU、L2 Cache、内存和外部设备的数据的一致性。

(4)两个内核之间可以通过指令(ll、lld、sc和scd指令)和中断等方式进行通信。每个内核含有一个邮箱(mailbox)寄存器。当一个内核通过Zbbus总线访问另一个内核的邮箱寄存器时,产生中断。

1.2 外围控制模块和多类型通信接口

(1)DDR SDRAM控制器包括两个通道,每个通道64位数据宽度,另加8位ECC数据,支持两条JEDEC标准的133MHz DDR DIMM。每个通道的带宽高达16Gbps。如果采用DRAM芯片,辅以严格的走线控制,速度可达到200MHz,带宽高达50Gbps。ECC单元能够检测2位错误,纠正1位错误。

(2)一个遵循PCI2.2标准的PCI接口,32位数据宽度,最高速率66MHz。内部PCI仲裁器支持4个外部设备。



(3)一个遵循HyperTransport 1.03标准的HyperTransport接口(简称HT接口)。HyperTransport的性能比PCI总线高,是PCI总线的升级换代产品,由AMD公司在1999年的微处理器论坛上首先提出。HT设备采用标准的PCI配置方法。发送和接收的数据宽度都是8位。HT总线的参考时钟是100MHz,但是发送数据的速率可以是参考时钟的6位,而且时钟的上下边沿都能触发。

(4)三个遵循IEEE802.3标准的MAC控制器,支持10Mbps、100Mbps、1Gbps以太网接口,可以运行在全双工或者半双工模式,可以设置收发数据包的最大长度和最短长度,甚至支持16K~1B的大包。MAC控制器支持VLAN——一个便于组建虚拟局域网的标志。不仅如此,控制器还能够识别以太网包的类型、Ipv4包的校验和TCP/UDP包的校验和,并且能够根据数据包的目的地址进行过滤,选择是否接收广播包。控制器包含32位RMON统计寄存器,可以统计接收和发送的数据量、失败次数、CRC出错次数等。所以,有的资料将BCM1250称作网络处理器,因为其MAC的功能比普通MAC强大。

(5)除了标准的以太网模式,网络接口还能够配置成Packet FIFO模式。在此模式下,MAC控制器引脚复用作Packet FIFO,设置为8位或者16位数据通道,速率可达208MHz。

(6)两个串口既可以工作于同步模式,也可以工作于异步模式的最高速率为5Mbps。两个串口的模式选择分别由AD和AD引脚在启动时的电平决定。当然,CPU可以通过系统配置寄存器改变串口模式。串口的同步模式分为两种子模式:HDLC和Transparent。

(7)设备控制器向外引出通用总线,用于连接外围设备。它有8个片选信号CS[0:7],其中CS[0]专用于连接bootrom,CS用于连接PCMCIA设备。每个片选空间的最大容量为256MB,可以独立设置时序、数据宽度、地址空间等参数。上电时,CS[0]映射到4MB物理空间,从0x1FC00000~0x1FFFFFFF。0x1FC00000是MIPS处理器的启动中断入口地址。

(8)一个遵循PCMCAI 2.1标准的PCMCIA接口,支持外接PCMCIA存储卡的热插拔,能够根据卡的插入和拔出相应地上下电。PCMCIA接口、中断、通用输入输出口三者的引脚是复用的,设计师应根据实际需要决定取舍。PCMCIA接口需要消息10个GPIO引脚。

(9)16个GPIO引脚既可以配置成中断引脚,也可以配置成普通数据输入输出引脚或者PCMCIA接口。

(10)两个SMBus接口,遵循SMBus(系统管理总线)标准1.1,与I2C总线兼容。最高工作频率为400kHz。系统可以选择从SMBus 0接口的EEPROM启动。启动方式由引脚AD[17:18]在上电时的电平决定。

(11)多个DMA控制器。每个同步串口含有一个发送和接收DMA通道,每个网口有两个支持QoS的发磅和接收DMA通道。还有4个专用于存储器和其它设备(例如PCI,Flash)之间搬运数据的DMA。

(12)I/O桥0和I/O桥1将外围模块和内部高速总线Zbbus隔离开来。

(13)两个看门狗(Watchdog),4个通用定时器,4个40bit性能计数寄存器。定时器的最小单位为1μs。

(14)一个符合IEEE1149.1标准的JTAG接口,方便了硬件调试和测试。

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