嵌入式处理器MPC8272与外设的总线适配

3 总线适配设计

快速嵌入式处理器与慢速外设的总线适配方法大致有3种：降低外部总线频率、调整片选控制寄存器时钟周期数和使用外部输入确认信号TA(Intel处理器名为数据准备好信号RDY，三星处理器名为总线周期延长请求信号nwait，它们的工作原理相同)。

降低嵌入式处理器外部总线频率可加长总线数据传输周期，达到与低速外设匹配的目的，但大大降低了处理器的利用率和效率。该方法不可取。

调整嵌入式处理器片选控制寄存器的插入时钟周期数，可以满足总线周期固定且不大于处理器外部总线周期的外设的要求，但不能满足总线周期不确定和大于处理器外部总线周期的外设的要求。例如，MPC8272的外部总线工作频率为100 MHz，外部总线指令周期最大为170 ns，可以满足总线周期小于170 ns的外设的要求，但不能与0LED模块(周期为l000 ns)连接。由于TMS320VC5416和IDT71V321接口的不确定性，其总线也不能与嵌入式处理器总线直接连接，需使用其外部输入确认信号TA 并设计外部逻辑电路进行适配，以满足稳定、可靠的外部总线读写需要，其硬件连接如图6所示。MT90826数据总线接口为16位宽，设置MPC8272的片选CS4为16位宽与其匹配；其他外设数据总线均为8位宽，共用MPC8272的片选CS5，并与高位地址线A18、A17进行地址译码产生其他外设的片选使能信号。CPLDEPM3064的详细设计如图7所示。





图7中，TA_N是MPC8272的数据传输确认信号，低电平有效，而DSP HPI接口数据准备好信号HRDY高电平有效，因此须反向；双口RAM忙指示信号(即数据未准备好)BUSY_N低电平有效，须反向；OLED_RDY_N是当外部总线为100 MHz时(SCLK为100MHz外部总线时钟输入)，插入cnt=100个时钟周期(等待状态为1μs)后的数据准备好信号，低电平有效。功能模块 RDY_N的相关VHDL描述如下：




这里由于采用了CPLD芯片，因此只需修改VHDL程序中参数cnt的值，就可方便地调整等待状态的时长，如O．5 μs、2μs、3μs、4μs等，使用非常简单、快捷。定制固定1 Mbps总线速率时，只需将该片选的cnt值设为100，即等待状态时长为1μs。

4 总结

嵌入式处理器MPC8272内存控制模块和总线外部TA数据传输确认输人信号，为其与常用外设和慢速外设通信的时序匹配设计提供了方便。本文给出了 MPC8272与各种外设的时序匹配方法。该方法提高了嵌入式处理器的总线效率和数据传输的稳定性及可靠性，并已在实际工程应用中正常使用，具有很强的适用性和通用性。

参考文献

   1. Freescale Semiconductor MPC8272 PowerQUICCII Family Reference Manual,Rev.2
   2. Zarlink Semiconductor MT90826 Data Sheet
   3. Texal Instruments TMS320VC5416 Fixed-Point Digital Signal Processor Data Manual
   4. IDT Semiconductor IDT71V321 Data Sheet

作者：江西联创通信有限公司 蔡锦华
来源：单片机与嵌入式系统应用 2009 (2)