理解逐次逼近寄存器型ADC：与其它类型ADC的架构对比

DAC校准
对于一个理想的DAC来讲，每个与数据位相对应的电容应该精确到下一个较小电容的两倍。在高分辨率ADC (如16位)中，这会导致过宽的数值范围，以致无法用经济、可行的尺寸实现。16位的SAR ADC (如MAX195)实际由两列电容组成，利用电容耦合减小LSB阵列的等效容值。MSB阵列中的电容经过微调以降低误差。LSB电容的微小变化都将对16位转换结果产生明显的误差。不幸的是，仅仅依靠微调并不能达到16位的精度，或者补偿由于温度、电源电压或其它参数的变化所造成的性能指标的改变。考虑到上述原因，MAX195内部为每个MSB电容配置了一个校准DAC，这些DAC通过电容耦合到主DAC输出，根据它们的数字输入调节主DAC的输出。
校准时，首先要确定用于补偿每个MSB电容误差的修正代码，并存储该代码。此后，当主DAC对应的数据位为高电平时就把存储的代码提供给适当的校准DAC，补偿相关电容的误差。一般由用户发起校准过程，也可以在上电时进行自动校准。为降低噪声效应，每个校准过程都执行许多次(MAX195大约持续14,000个时钟周期)，结果取平均值。当供电电压稳定后最好进行一次校准。高分辨率ADC应该在电源电压、温度、基准电压或时钟等任何一个参数发生显着变化后进行再校准，因为这些参数对直流偏移有影响。如果只考虑线性指标，可以容许这些参数有较大改变。因为校准数据是以数字方式存储的，无需频繁转换即可保持足够的精度。
比较器
比较器需要具有足够的速度和精度，尽管比较器的失调电压不影响整体的线性度，它将给系统传输特性曲线带来一个偏差，为减小比较器的失调电压引入了失调消除技术。然而，还必须考虑噪声，比较器的等效输入噪声通常要设计在1 LSB以内。比较器必须能够分辨出整个系统精度以内的电压，也就是说比较器需要保证与系统相当的精度。
SAR ADC与其它ADC结构的比较
与流水线ADC相比
流水线ADC采用一种并行结构，并行结构中的每一级同时进行一位或几位的逐次采样。这种固有的并行结构提高了数据的吞吐率，但要以功耗和延迟为代价。所谓延迟，在此情况下定义为ADC采样到模拟输入的时间与输出端得到量化数据的时间差。例如，一个5级流水线ADC至少存在5个时钟周期的延迟，而SAR只有1个时钟周期的延迟。需要注意的是，延迟的定义只是相对于ADC的吞吐率而言，并非指SAR的内部时钟，该时钟是吞吐率的许多倍。流水线ADC需要频繁地进行数字误差校准，以降低对流水线上每一级闪速ADC (即比较器)的精度要求。而SAR ADC的比较器精度只需与整体系统的精度相当即可。流水线ADC一般比同等级别的SAR需要更多的硅片面积。与SAR一样，精度高于12位的流水线ADC通常需要一些某种形式的微调或校准。
与闪速ADC相比
闪速ADC由大量的比较器构成，每个比较器包括一个宽带、低增益预放大器和锁存器。预放大器必须仅用于提供增益，不需要高线性度和高精度，这意味着只有比较器的门限值才需具有较高的精度。所以，闪速ADC是目前转换速率最快的一种架构。
通常需要折衷考虑闪速ADC的速度以及SAR DAC的低功耗和小尺寸特性。尽管极高速的8位闪速ADC (以及它们的折叠/内插变种)具有高达1.5Gsps的采样速率(例如MAX104、MAX106和MAX108)，但很难找到10位的闪速ADC，而12位(及更高位)闪速ADC还没有商用化的产品。这是由于分辨率每提高1位，闪速ADC中比较器的个数将成倍增长，同时还要保证比较器的精度是系统精度的两倍。而在SAR ADC中，提高分辨率需要更精确的元件，但复杂度并非按指数率增长。当然，SAR ADC的速度是无法与闪速ADC相比较的。
与Σ-Δ转换器相比
传统的过采样/Σ-Δ转换器被普遍用于带宽限制在大约22kHz的数字音频应用。近来，一些宽带Σ-Δ转换器能够达到1MHz至2MHz的带宽，分辨率在12位至16位。这通常由高阶Σ-Δ调制器(例如，4阶或更高)配合一个多位ADC和多位反馈DAC构成。Σ-Δ转换器具有一个优于SAR ADC的先天优势：即不需要特别的微调或校准，即使分辨率达到16位至18位。由于该类型ADC的采样速率要比有效带宽高得多，因此也不需要在模拟输入端增加快速滚降的抗混叠滤波器。由后端数字滤波器进行处理。Σ-Δ转换器的过采样特性还可用来“平滑”模拟输入中的任何系统噪声。
Σ-Δ转换器要以速率换取分辨率。由于产生一个最终采样需要采样很多次(至少是16倍，一般会更多)，这就要求Σ-Δ调制器的内部模拟电路的工作速率要比最终的数据速率快很多。数字抽取滤波器的设计也是一个挑战，并要消耗相当大的硅片面积。在不远的将来，速度最高的高分辨率Σ-Δ转换器的带宽将不大可能高出几兆赫兹很多。