高性能PHS—RF收发器芯片设计方案

天线接收到信号，经过开关以及单转双射频滤波器，滤掉一部份的带外干扰。然后经过LNA放大，混频器正交下变频(低LO)到中心频率为二分之一信道带宽(即150kHz)。这个中频的选择主要考虑到其镜像信道(+300kHz)是"干净"的，即PHS系统中有用信道的左右两个相邻信道不会被分配。另外，电路中采用了低噪声技术，使得1/f转折频率被大大压低，减少了对SNR的影响。下变频后的信号经过复数滤波，进一步滤掉带外干扰并进行部分的信道选择。PGA在AGC控制下将信号幅度放大到合适数值，并使ADC留有足够的空间来容纳信道外的强拦截(blocker)和衰减。图中红框部分代表DSP，它首先将信号下变频到基带，然后进行信道选择滤波。处理完毕的信号经过DAC转变成模拟基带IQ信号。RDA5205提供三种接收基带接口: 第一种是将模拟基带信号上变频到10.8MHz IF，传统的基带都采用该接口；第二种是模拟基带接口；第三种是150kHz基带接口。后两种接口主要满足新一代PHS基带的要求。

(2)发射链路

发射机采用直接上变频架构。基带IQ信号首先通过低通滤波器对信道频谱进行约束，然后正交上变频到射频。射频VGA提供60dB的动态范围，且具有0.5dB/步长的分辨率。信号再经过PA驱动器放大并完成双端转单端，然后驱动PA。最终信号经过开关，由天线发射出去。

(3)频率综合器

频率综合器采用分数N PLL。参考频率等于TCXO频率，即19.2MHz，环路滤波器可以选取比较高的带宽，以减少稳定时间，从而满足系统无缝切换的要求。由于PLL采用了RDA独立开发的全新技术，因此使得包括环路滤波器在内的所有PLL电路都能集成在芯片上。

基带控制：基带通过标准3线控制收发芯片、功放和开关，各种控制包括: 初始设置、自动校准、工作状态切换、设置PLL频率和TX APC控制等。

RDA5205采用中芯国际0.18um 1P5M CMOS工艺实现，采用标准QFN封装，封装尺寸只有6×6mm。对于射频芯片设计而言，相对于BiCMOS工艺，CMOS工艺更具有价格优势。RDA一直致力于CMOS技术的研究，由于采用了新的电路技术和隔离技术，使得CMOS收发芯片在低噪声、数模混合、防串扰等方面丝毫不逊色于同类BiCMOS芯片。