基于CMOS工艺的RF集成电路设计

合成器
本地振荡器负责在上变频和下变频器中进行正确的频率选择。由于目前的无线通信系统必须尽可能高效地利用频谱，因此信道总是排列得非常紧密。接收信道的期望信号电平可能非常小，而相邻的信道则可能具有非常大的信号电平，因此LO信号的相位噪声指标将非常高，因而频率合成器的设计非常关键。

　　同时，移动通信还要求器件的功耗低、成本低和重量轻。完全集成的合成器将能满足这些要求，而完全集成意味着采用标准的CMOS技术，并无需增加任何外部器件或工艺流程。通常，LO通过如图3所示的锁相环实现。其中压控振荡器和双模数预分频器（DMP）的设计必须满足严格的指标。

　　在以亚微米CMOS技术实现GHz VCO过程中，可有两种选择方案：环形振荡器或基于LC振荡回路谐振频率的振荡器。在该LC振荡回路中的电感器可以用有源电感或无源电感方式实现。研究表明，环形振荡器和有源LC振荡器的相位噪声与功耗成反比：

因此，对于低功率、低相位噪声的VCO，唯一的可行解决方案就是带无源电感的LC振荡器。在此条件下，相位噪声将与功耗成正比：

该振荡器唯一的缺点就是集成的无源电感。等式（2）表明，对于较低的相位噪声，即LC环路的等效串联阻抗R必须尽可能小。较低的阻抗也意味着较低的电路损耗，只需较低的功率即可补偿这些损耗。在大多数技术中，电容可以轻易获得，但由于阻抗R通常由电感的串联阻抗决定，因此电感的设计就尤为重要。电感的设计目前存在3种解决方案。

　　硅基底上的螺旋电感通常要承担由于基底而产生的大量损耗，这限制了可获取的Q值大小。最近，新开发的技术在后处理过程中能将螺旋线圈之下的基底蚀刻掉。但是，由于在IC的正常工艺之后需要引入额外的蚀刻过程，该技术并不适用于大规模生产。

　　为满足极低的相位噪声要求，需要对邦定线电感进行深入研究。由于邦定线的寄生感应系数约为1nH/mm，且串联阻抗极低，因此可以得到Q值很高的电感。IC技术总离不开邦定线，因此邦定线完全可被视为标准的CMOS技术的一部分。由4条接合线形成两个电感可与增强的LC振荡回路一起，实现噪声和功率的有效折衷。对于1.8GHz的载波，当频率偏移量为200kHz时，测量的相位噪声可低至-115dBc/Hz。在电源电压为3V时，功耗仅为 24mW。但是，由于这种实现方案的性能并不能满足批量生产要求，因此业界很少采用这种解决方案。

　　最佳的解决方案是不做任何调整，直接在标准硅基底上采用螺旋线圈。当采用双极工艺实现时，将不会产生基底损耗，因为这种实现方法中，基底通常具有很高的阻值。大多数亚微米CMOS技术均采用高度掺杂的基底，因而基底具有很大的感应电流，这是导致高损耗的根源。通过有限元仿真研究这些低阻值基底的作用效果，这种分析在螺旋电感LC振荡器应用中，有助于得到优化的线圈设计。这种方案只有两层金属层可用，基底采用了高度掺杂工艺，产生的功耗仅为 6mW，对于1.8GHz的载波，当频率偏移量为600kHz时，可获得-116dBc/Hz的相位噪声。

　　为设计高速双模数预分频器，目前业界已经开发出了可基于M/S触发器主输出和从输出之间90°的相位关系的新架构。该架构如图5所示。采用该架构，在24mW功耗和一个3V电源条件下，可以得到1.75GHz的输入频率，甚至还可以利用5V的电源得到2.5GHz的输入频率。
完全集成的VCO和双模数预分频器无需调整或后处理，即可在标准的CMOS工艺上集成完整的LO合成器，并符合现代通信规范。

　　RF CMOS上变频器
到目前为止，公开发表的文章中提及的大多是CMOS下变频混频器。直到最近，业界才提出了CMOS上变频器。在传统的双极收发器实现中，上变频和下变频混频器通常采用相同的四象限拓扑结构。但上变频和下变频器之间也存在一些本质的区别，通过研究这些区别可以优化专用混频器拓扑结构。

　　在下变频器拓扑结构中，两条输入信号都是高频信号，如GSM系统中的900MHz信号。而对于低中频或零中频接收器系统，输出信号则是最大为若干兆赫兹的低频信号。

　　上行变频混频器的设计则完全不同，高频本地振荡器和低频基带（BB）输入信号经过相乘，形成高频输出信号。所有这些进一步的信号处理必须在高频下进行，但当采用当前的深亚微米CMOS工艺时将相当困难，并将消耗很大的功率。此外，所有噪声信号，如交调分量和LO泄漏信号都必须低于期望信号电平，例如低于-30 dB的信号电平。

很多已公开CMOS的混频器拓扑结构均基于传统的具有交叉联结差动调节级的可变跨导倍频器。由于传统的双极？？叉联结差动调节级又基于双极性晶体管的线性跨导（translinear）特性构建，因此与之相对应的MOS器件只能在调制器或开