FPGA核心知识详解（3）：那些让FPGA初学者纠结的仿真

境以后，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违规。其输入文件为从布局布线结果抽象出来的门级网表、testbench和扩展为sdo或sdf的标准时延文件。sdo、sdf的标准时延文件不仅包含门延迟，还包括实际布线延迟，能较好地反映芯片的实际工作情况。一般来说后仿真是必选的，检查设计时序与实际的FPGA运行情况是否一致，确保设计的可靠性和稳定性。

　　理解方法四

　　前仿真和后仿真的区别：前仿真就是指综合前的仿真，也就是行为级的仿真，如你在Modelsim直接写代码的仿真。后仿真指的是综合后的仿真，也就是功能仿真。比如你在Modelsim中用VHDL写了个计数器，行为级得仿真通过了，你把它加到quartus中或者其他的综合工具进行综合，综合完后生成功能网表，它把行为语言变成寄存器传送级语言，这时候你把它加到Modelsim中仿真叫后仿真，后仿真成功后，你还要在quartus中进行映射，布局布线，完后进行时序分析，生成时序网表，描述器件里门或者布线的延时，最后把延时网表和功能网表一起加到Modelsim中仿真叫门级仿真。

　　门级仿真和时序仿真的区别：门级仿真是quartus生成的网表文件.vo。门级则不考虑互联延迟，二只考虑了器件的延迟。时序仿真是选择具体器件并布局布线后进行的包含定时关系的仿真，主要验证是否满足时间约束关系、延时、最大工作频率和消耗的资源等。时序仿真是需添加时延文件.sdo。

　　理解方法五

　　从广义上讲，仿真验证包括功能与时序仿真和电路验证。仿真是指使用设计软件包对已实现的设计进行完整测试，模拟实际物理环境下的工作情况。从仿真的层次上划分，主要分为：

　　前仿真，也称为功能仿真或行为级仿真。是指仅对逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程没有加入时序信息，不涉及具体器件的硬件特性，如延时特性；

　　后仿真，也称为布局布线后仿真或时序仿真。是指提取有关的器件延迟、连线延时等时序参数，并在此基础上进行的仿真，它是非常接近真实器件运行情况的仿真。 不同的工具和厂商还有一些其他的仿真过程，但大致属于这两类。

　　针对FPGA设计的流程，有3个阶段可以进行仿真：

　　第一阶段是寄存器传输级（RTL）仿真，此级仿真是对设计的语法和基本功能进行验证 （不含时序信息）；

　　第二阶段是针对特定的FPGA厂家技术的仿真，此级仿真是在综合后、实现前而进行的功能级仿真，功能级仿真一般验证综合后是否可以得到设计者所需要的正确功能；

　　第三阶段是门级仿真，此级仿真是针对实现后的门级时序进行仿真，门级仿真体现了由于布局布线而产生的实际延时。

　　理解方法六

　　前仿： 针对RTL代码的功能和性能仿真和验证。

　　后仿： 1. pre-layout，这种是综合后仿真，主要是仿综合后的逻辑功能是否正确，综合时序约束是不是都正确。

　　           2. post-layout，这种是布局布线后仿真，因为加入了线延迟信息，所以这一步的仿真和真正芯片的行为最接近，也是用于仿真芯片时序约束是否添加正确，布局布线后是否还满足时序。

　　理解方法七

　　功能仿真对设计输入的功能进行仿真，考虑的是理想化的情况，没有门延迟，没有布线延迟。

　　综合的过程，将设计输入编译成由与、或、非门，RAM，触发器等基本逻辑单元组成的逻辑连接，即网表（Netlist），并输出edf、edn等标准格式的网表文件。综合后仿真把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时对电路带来的影响。

　　实现与布线，根据所选芯片的型号，将综合输出的逻辑网表适配到具体的FPGA/CPLD上。实现过程中最主要的过程是布局布线（Place and Route）：布局将逻辑单元合理地适配到FPGA内部的固有硬件结构上；布线则根据布局的拓扑结构，利用FPGA内部的各种连线资源，合理正确地连接各个元件。时序仿真将布局布线的延时信息反标注到设计网表中进行仿真。此时的仿真延时文件信息最全，包含门延时和布线延时，所以布线后仿真最准确，能较好地反映芯片的实际工作情况。

　　以下是个人拙见：从以上分析，我们可以给文章刚开是提到的那九种仿真名词中的一些画等号了。

　　前仿真=功能仿真=行为级仿真=RTL级仿真

而后仿真又可以分为两步，第一步是布线前 仿真，也就是综合后仿真其目的主要是验证逻辑功能是否正确，综合时序是不是正确；第二步是布线后 仿真，也就是后仿真=时序仿真=布局布线后仿真=门级仿真，这一级的仿真最