测试成本已成为芯片设计成本的主要组成部分

rino认为，工艺技术无法越过BIST电路的范围。

BIST供应商表示，最大的问题不是技术上的而是设计人员的态度。BIST即使在寄存器转换级上要求的新设计规则再少，它也的确要增加一些新思维方式，门级设计人员不能离开这种思维而进行离线处理，这也是扫描插入经常采用的方式。

BIST结构要在RTL时间内装入，主要任务是让设计项目经理接受对设计成本的要求并考虑采用新方法，不过迄今还没有什么方法能做到。

变化趋势

在测试上的投资回报越来越大，为了应对测试成本上升和BIST技术普及，测试仪器业本身也在变革，老的测试设备生产商和新兴企业都在为大量采用BIST的应用开发新型测试仪。

Synopsys 公司DFT经理David Hsu却认为，新机器提供的只不过是电源、时钟和扫描链连接，但测试仪器供应商表示还有更多改变。Schlumberger公司战略营销经理Rudy Garcia指出："我们希望新一代测试仪售价能在50万美元以下，而不是现在的300万以上。"但他也看到了另一个关键变化，随着测试仪功能降低，测试仪必须接触芯片的触点数量和对多个芯片进行并行测试的机会将大幅度减少，测试重心正从封装好的芯片转移到晶圆上。

带有BIST功能的测试仪能够一次性在大量裸片上检查扫描链触点、时钟和电源线，并在每个裸片上执行多个BIST序列，在晶圆上完成很多生产测试工作，其节约是显而易见的。

但是问题依然存在，其中之一是如何分析数据。传统扫描和BIST技术收集到输出模板后，或者与参考模板比较或者用它们完成诊断数据，这对反复出现的问题很有用，但随着图形越来越细，故障将不会那么明显。

Garcia警告说："到0.1微米，我们的问题将真的多起来。桥接缺陷越来越司空见惯，像100kΩ这样无关紧要的桥接缺陷在高速测试时看起来和延迟缺陷一样，旧的那些反复出现的故障和线与故障模型完全不够，更不要提非桥接原因而引起的交流耦合故障。"

Schlumberger用Sematech参考设计收集到的数据表明，对付深亚微米最有力的武器是Iddq。这种技术仔细选择一组模板送到模块输入端，然后测量Idd并与参考值比较，它对发现不同的故障效果非常好。

但是它需要知道非常详尽的电路细节，以便了解失效对电源电流的影响；另外它假设Idd很小足以测量非常细小的变化。Garcia在此告诫道："漏电流会提高Idd，这使我们查找错误就像大海捞针一样。在DAC会议上已有设计师介绍静态电流大于动态电流的SoC。"

不会有什么奇迹发生，不过可以肯定的是人们对芯片结构测试策略和设计人员(可能还包括在定义要求时参与设计的前端测试设计专家)将有更多认识。JTAG还有很长的路要走。

作者：Ron Wilson