用RTL测试平台验证事务级IP模型

在系统级芯片设计中，设计验证是一项十分重要的工作。传统的验证方法虽然比较简单，但对设计工程师要求很高，而且验证时间过长。本文介绍开放式设计和验证语言SystemC，通过该语言可实现RTL测试平台的复用，降低验证成本，缩短验证时间。

由于缺乏可靠的结构评估方法和软、硬件协同验证方法，系统结构设计工程师在设计系统级芯片(SoC)时，工作受到了一定的阻碍。值得庆幸的是，SystemC这种标准的用C++开发的资源开放式设计和验证语言，为研究不同的系统结构，进行算法评估，软、硬件任务划分和软件开发提供了有效的方法。

SystemC之所以能实现这些功能，原因就在于它简化了事务级模型(transaction level model, TLM) 的开发。与寄存器传输级(RTL)模型比较而言，TLM属于系统硬件组件在更高级别上的抽象。RTL模型中包含了比TLM模型更多的细节信息(如单独的时 钟周期等)，而TLM则在结构级的组件上交换数据或执行事件。简言之，TLM所针对的应用是开发和验证那些依赖于硬件的系统软件部分。

TLM优于RTL模型的地方包括：

1. TLM比RTL更容易开发，需要消耗的人工时间也较少，并且仿真速度也比RTL模型快1万到10万倍；

2. TLM仿真所需耗费的时间只在秒级和分钟级，而RTL则需耗费几小时甚至几天的时间。因此，在一个TLM级的IP模块上可以真正运行软件，而RTL IP则速度过慢，即使在一个指令级仿真器中也无法执行代码。同时，SoC的设计方法学要求将过去设计的知识产权(IP)在更高的抽象级别上表现出来，从这 个角度来看，TLM也是很有用的。

如果工程师们能够利用现有的RTL测试平台来验证TLM，那么还能进一步缩短TLM的验证 时间。事实上，SoC设计验证时间占据了整个产品开发过程的60％到70％，而且也是一次性工程成本中的重要组成部分。所谓一次性工程成本，包括开发测试 平台所需的人工时间加上所有其他验证工具所需的时间。

此外，如果验证一个基于TLM的IP模块时所采用的测试平台也曾用来验 证过该模块的RTL模型，那么设计工程师们也就更容易对该模块产生信心。这种信心又会促进TLM在设计流程中的应用，从而帮助缩短早期SoC设计和其后的 RTL设计之间的差距。今后，在重新利用RTL测试平台来验证TLM模块这个领域内，研究重点将放在如何使该过程全面自动执行，以及如何将自动检错功能包 含进来。

有几种工具可用来缩短验证HDL模型所需的时间，其中包括Verisity Design公司的Specman Elite、Design Systems公司的开放式源码程序TestBuilder以及Synopsys公司的VERA。然而就像开放式SystemC验证库最初所经历的一样， 针对SystemC设计的验证工具也才刚刚起步，还需要一段时间才能成熟，这也使RTL测试平台的重用问题更加引人瞩目。

传统的验证方法

在 不同的HDL专用工具间可能会存在差异，但除此以外，传统的设计验证方法无非都是将设计与一个激励生成器和检测器连接起来达到验证的目的。其中，激励生成 器用于启动线程，向设计中写入信号，而检测器则用于验证系统的响应。此外，在激励生成器实现文件的顶部所声明的事件结构用于综合不同的线程(见图1)。

这 种验证方法的好处在于：开发与验证所用的是同一种语言，因此学习过程较为简单；小型的专用测试程序较易编写；并且无需额外的验证工具，这也降低了成本。而 且，测试平台开发成功之后，尽管比较简单，仍然可以用作真实系统软件的例子，让嵌入式软件设计工程师在起步时从中获益。这种验证方法的缺点在于，要编写这 种测试平台使其能够作为最终软件的基础，需要设计工程师全面了解整个系统的工作原理。

想要为较重要的IP模块开发出详尽的测 试平台必须付出大量的努力、时间和金钱，而且，即便如此，也很难知道开发出的测试平台是否能够全面地测试一个模块。采用硬件验证工具(如Specman、 TestBuilder和 VERA)可以使部分验证过程自动执行，但并不意味着设计工程师可以少作努力，设计成本也依然高昂。

还有一种验证方法，即编写一种叫做集成测试平台的软件，以实现在整个系统中检测IP。这种方法要求所有的IP模型均为可用，但它有一个好处，那就是IP可以在全系统的上下文环境下进行验证，从而保证了模块能够确实按照设计的要求工作。

这些技术在开发类似TLM的IP模型时都是必须的。但如果采用验证RTL时所使用的测试平台来验证TLM模块，那么还能进一步节省验证时间。这种测试平台的"复用"通常发生在设计流程的RTL到布线阶段。

一般而言，某一抽象级别上的测试平台可以用