分析：信号完整性标准何时出现？

"我们对在我们的工具中增加一种能对复杂均衡技术建模的能力很感兴趣，Cadence的建议正好满足这个需求。"Mentor公司的Dodd指出，"虽然仍有一些细节需要讨论，但它还是有望成为业界标准。"

　　最后，工具制造商应该编译一本"IC烹饪大全"，详细说明如何建立能与新型API一起工作的模型，Dodd表示。

　　低功率要求的推进

　　另外，降低互连功耗的技术可能需要多个尚在计划中的业界标准的帮助。这项工作需要来自电路、芯片和板级设计师间的相互协作。

　　"协同优化电路和板级互连是目前的主要任务，"DesignCon上一位不愿透露身份的工程师表示，"我们必须这样做，否则当我们采用具成百上千个引脚的芯片时，I/O的功率就会成为系统瓶颈。"

　　工程师们把1mW/Gbps看作是理想的目标。Rambus公司有望通过新技术创造I/O功耗小至2mW/Gbps的新纪录。

　　英特尔的工程师为IEEE电路设计会议准备了一篇技术论文，展示一种使功耗低至10mW/Gbps的技术。目前采用PCI Express链路的主流PC，其I/O功耗一般在15-30mW/Gbps之间。

　　在DesignCon上，工程师也详细阐述了专注于建立20Gbps背板系统和25Gbps串行/解串器研究工作的进展细节。

　　Amphenol TCS公司的信号完整性工程师Brian Kirk展示了一款传送20Gbps信号的背板，该背板基于IEEE 802.3ap标准中用于10Gb背板以太网的延伸技术。Amphenol的背板采用电镀通孔设计、先进屏蔽技术来减少串扰，采用差分连接器来补偿偏移。该设计采用16层FR4电路板，信噪比不会低于24dB。

　　"我们的目标是设计一个无需特殊材料或制造工艺的系统。"Kirk表示，"我们确信有能达到20Gbps的基础架构。"

　　这块背板利用了过孔反钻技术。"现在几乎每个人都将反钻技术看作是一种获得更大带宽的高性价比方案。"Kirk表示。

　　另外，在LSI Logic公司领导高速串行/解串芯片小组的首席工程师Cathy Ye Liu在数据速率高达25Gbps时，从多种信号与均衡方案中了做出了的折衷。

　　每使用一种新的工艺节点，都会使串行/解串芯片的数据速率翻倍。今年65nm技术的使用将打开12Gb串行/解串芯片的大门，而45nm节点时还将迎来25Gb的收发器，她表示。

　　Liu描述了一个混合均衡器，它使用了来自线性和判定反馈器件的技术组合，可获得任何单一技术无法达到的更低功率与更高性能的平衡。

　　在信号传输技术方面，非归零码最适合12Gb以下的速率，而4级脉冲幅度调制(PAM4)则更适合高达25Gb的速率(虽然PAM4目前还远未成熟)，她指出，"我们需要用PAM4技术来降低25Gbps时的信号串扰。"

　　高速串行/解串芯片可被四个四个地用于目前还在定义中的下一代以太网器件，这些以太网器件的数据速率有望高达100Gbps。

　　从今年的DesignCon论文中可以得出，均衡方案的最大新亮点是它们不仅被用于接收器还被用于发送器，而且这些技术正在以芯片形式实现。"所有技术都在走进芯片。"Telian表示。

　　尽管如此，均衡并不是万能良药，各种技术也远未成熟甚至未被充分理解。通过组织会议，工程师们聚在一起共同探索和思考如何应用这些技术，这样现状才会更加明朗。