SDS1000X-E—— SIGLENT基于ZYNQ平台的新一代入门级示波

概述

2016年11月，SIGLENT发布了新一代入门级示波器SDS1000X-E，它的最高带宽为200 MHz，采样率 1 GSa/s，标配存储深度14 M点；值得一提的是，SIGLENT将之前只在其中高端系列示波器上采用的SPO超级荧光数字示波器技术，集成到了这款入门级产品中，使其具备了灵敏度高、触发抖动小的数字触发系统，高达40万帧/秒的波形捕获率和256级辉度等级显示； 同时SDS1000X-E还支持丰富的数据采集和处理功能，包括智能触发、串行总线触发和解码、历史模式（History）和顺序模式 （Sequence）、丰富的测量和数学运算、高达1M点的FFT等等，重新定义了入门级示波器。

能够将一些中、高端数字示波器才具有的指标和功能体现到入门级示波器中，得益于SIGLENT在SDS1000X-E中使用了Xilinx的Zynq-7000 SoC作为核心处理芯片。

图 1 SDS1000X-E中集成了Zynq-7000

SDS1000X-E中采用的XC7Z020 SoC芯片，具有双核ARM Cortex-A9处理器（PS）+基于Artix-7架构的FPGA（PL），其中处理器部分支持的最高主频为866 MHz， FPGA部分则包含85k逻辑单元、4.9 Mb Block RAM和220个DSP Slice，并提供对常用外部存储器如DDR2/DDR3的支持，非常契合数字示波器中对数据进行采集、存储和数字信号

处理的需求。同时，Zynq-7000的PS（处理器系统）和PL（可编程逻辑）部分之间通过AXI高速总线互连，可以有效解决传统数字存储示波器中CPU与FPGA间数据传输的带宽瓶颈问题，有利于降低数字示波器的死区时间，提高波形捕获率。用单片SoC芯片替代传统的CPU+FPGA的分立方案，也可以减少硬件布板面积，有利于将高性能处理系统向紧凑型的入门级示波器中集成。

数据采集与存储

图 2 用Zynq-7000构架的SPO引擎

SDS1000X-E中采用的高速模-数转换（ADC）芯片，其数据接口为LVDS差分对形式，每对LVDS的速率为1 Gbps。采用的Zynq-7000芯片，其可编程IO的LVDS最高速率可达1.25 Gbps，可以保证稳定可靠地接收ADC采样到的数据。

同时，FPGA接收到的高速ADC数据需要实时地写入到存储器中，以8-bit，1 GSa/s的ADC为例，其输出数据的吞吐率为1 GByte/s。Zynq-7000支持常用的DDR2、DDR3等低成本存储器，最高DDR3接口速率可达1066 MT/s，因此，使用单片DDR3即可满足实时存储上述ADC输出数据的要求。而且，Zynq-7000支持PL共享PS的存储器，只要给PS部分预留足够的存储器带宽，剩余带宽用于存储ADC数据，无须在PL部分再外挂存储器，降低了成本。

更为重要的是，基于Zynq-7000中丰富的可编程逻辑资源（XC7Z020中为85k等效逻辑单元），SDS1000X-E集成高灵敏度、低抖动、零温漂的数字触发系统，使得其触发更为准确；各种智能触发功能如斜率、脉宽、视频、超时、欠幅、码型等，能帮助用户更精确地隔离出感兴趣的波形；总线协议触发甚至能直接用符合条件的总线事件（如I2C总线的起始位，或UART的特定数据）作为触发条件，极大地方便调试。

模拟触发

数字触发

图 3 模拟触发系统与数字触发系统的触发抖动对比

数据交互

随着数字示波器设计复杂性的增加和处理器处理能力的提升，总线结构日益成为系统性能的瓶颈。传统的入门级数字示波器，采用低成本的嵌入式处理器作为控制和处理核心，采用低成本的FPGA实现数据采集和存储，二者之间通过并行的本地总线互连，处理器作为主设备，FPGA作为从设备；总线上同时还连接其他处理器外设，如FLASH、USB控制器等，如图 4所示。

图 4 传统架构的嵌入式处理器与FPGA互连

这种互连方式的最大问题是数据吞吐率低，一是因为本地总线一般是异步总线，理想的情况下一个读/写访问最少需要3个周期（1个setup周期，1个access周期和1个hold周期）。以16-bit位宽，外部总线频率100 MHz的本地总线为例，其理想的最高总线访问

吞吐率为66 MB/s；二是因为读、写操作共用一套地址、数据总线，属于半双工操作；三是多个从设备会竞争总线，从而降低每个从设备的有效数据吞吐率。以1 GSa/s采样率的数字示波器为例，其采样10 M点的时间仅为10 ms，但用于传输10 M点的时间（以理想的66 MB/s总线吞吐率为例）至少要150 ms，是数据采样时间的15倍。换一种说法，即使不考虑数据处理的时间，死区时间也达到了15/16 = 93.75%。

SDS1000X-E采用Zynq SoC架构，处理器（PS）和FPGA（PL）之间采用高速AXI总线互连，可以有效地解决二者间数据传输的带宽瓶颈问题，大大提高数据吞吐率，降低示波器的死区时间。Zynq-7000中采用的4个AXI-HP端口，每个端口支持最大64-bit位宽