异步 DSP 核心设计：更低功耗，更高性能

目前，处理器性能的主要衡量指标是时钟频率。绝大多数的集成电路 (IC) 设计都基于同步架构，而同步架构都采用全球一致的时钟。这种架构非常普及，许多人认为它也是数字电路设计的唯一途径。然而，有一种截然不同的设计技术即将走上前台：异步设计。

这一新技术的主要推动力来自硅技术的发展状况。随着硅产品的结构缩小到 90 纳米以内，降低功耗就已成为首要事务。异步设计具有功耗低、电路更可靠等优点，被看作是满足这一需要的途径。

异步技术由于诸多原因曾经备受冷落，其中最重要的是缺乏标准化的工具流。IC 设计团队面临着巨大的压力，包括快速地交付设备，使用高级编程语言和标准的事件驱动架构 (EDA) 工具，帮助实施合成、定时和验证等任务。如果异步设计可以使用此类工具，那么可以预计将会出现更多采用异步逻辑组件的设备。

在过去，小型异步电路仅用作同步电路的补充。仅仅在最近，新发布的商用设备才主要基于异步设计。但是此类设备主要针对小众市场，如要求超低功耗和稳定电流的嵌入式感应器。

我们正在见证一款完全基于异步逻辑的通用数字信号处理器 (DSP) 核心横空出世。无论是 IC 设计人员还是最终用户，它带来的好处数不胜数。

同步与异步

目前的数字设计事实上采用的是同步设计技术。由于历史原因，这种方法得到了改良，设计工具也不断演化。目前有一种标准流以高级语言为基础，可实现快速开发。同步设计还可以轻松地扩展设备性能。设计人员只须提高时钟频率，就能使设计变得更快。

同步法包括建立功能模块，每个模块由一个按时钟信号控制的有限状态机 (FSM) 驱动。触发器被用于存储当前状态。当接收到时钟信号时，触发器将更新所存储的值。

在 DSP 的设计过程中，逻辑阶段必不可少。这些阶段实施操作并将结果传递到下一阶段。下图表示单个阶段的简单模型。异步逻辑用于在两个触发器之间计算电路的新状态。例如，该逻辑云可执行加法或乘法。

图 1：同步 DSP 电压波纹

图 2：异步 DSP 电压波纹

在 IC 设计人员眼中，更出色的切换性能代表更可靠的电路。电路同时发生大规模切换时，将产生非常大的瞬时电流。在设备的电网上显示为 IR 降。这意味着电网的某一区域在此时的电压较低。这是意料之中的正常情况，通常都通过设计验证来确保电网能承受预计的最大电压下降。有时这也是一种限制因素，妨碍设计人员在逻辑的特定区域进行进一步设计。

消除时钟偏差：采用异步设计还有很多原因。低于 90 纳米的硅片是生产的趋势。这可以从硅制造商大力投入以纠正一系列问题上得以证明。他们已着手开发干涉计量学（Interferometric Metrology）等高级技术，尽量使光罩的最小特征尺寸小于当前的曝光波长。

由于这些变量会提高设备的偏差量，因此在过程中控制它们非常重要。

时钟偏差被定义为时钟信号到达电路中不同点的时间差。

由于相同时钟上的所有逻辑必须有序地运行，因此时钟偏差必须保持在最低水平，以确保电路正确运行。设备的时钟频率越高，可允许的偏差越小。

随着特征尺寸的减少，时钟偏差的问题将更加严重。相比以前，特定晶片中将分为"慢速"芯片和"快速"芯片；由于密度大幅增加，单个芯片中的变量也将有所体现。这种状况的性质对于大型单片同步设备意义非常重大。

采用异步 DSP 核心可避免此类问题。DSP 核心基于小型自计时电路。因此所有定时对于该逻辑块相关的小区域都是本地的。

稳定性更高：半导体主要受三大物理属性影响：制作流程速度、电源电压电平和温度。如果这些特征发生任何变化，将造成晶体管运转更快或更慢的情况。

同步电路必须在上述参数的最佳和最差状态值下进行静态时序分析（static timing analysis），以确保设备工作正常。换而言之，同步电路有一个可以使电路停止工作的"切断点"。

由于异步电路是自计时电路，因此它们在物理特征变化时只须加速或减速。因为控制自计时的逻辑与处理逻辑处于相同区域，所以温度和电压等环境变化都会对两者造成影响。所以，异步电路针对抵抗动态电压下降等瞬时变化的抗影响性能更好，还将根据长期温度和电压变化进行自动调整。

通用异步 DSP

由于成功采用异步设计技术的各种设备不断出现，异步设计正受到越来越多的关注。异步逻辑的优点众所周知。包括低功耗和更稳定的设计等等。

直到最近，异步电路仅仅在非常必要时才使用。由于学术界的偏见，它们通常被视为边缘产品。现在，许多商用设备已经开发了上述针对各类小众市场的功能。

完全基于异步逻辑的通用 DSP 核心的出现表明，现有的工具、技术和知识创造的商用产品可应用于更大的客户群体。更吸引人的是，该设备可与任何现有 DSP 一样进行同样的编程和操作。也就是说，这个解决方案在丝毫不影响可用性的基础上，实现了异步技术的所有优点。