Virtex-5 FPGA致力更高系统性能

客户设计基准

为了进一步评估由Virtex-5 FPGA逻辑构造所提供的性能改进，我们利用赛灵思的ISE软件实现了一组客户设计。

这些设计完全采用VHDL或Verilog编写。我们利用库组件或综合参考的直接调用方法实现了一些像存储器和FIFO那样的特殊设计单元，但是许多是利用由CORE Generator™软件生成的EDIF模块实现的。

对于这些基准，我们采用Synplicity公司的Synplify Pro工具以时序驱动方式执行综合，并利用严紧和现实的约束来有效地测量性能。完成这一点就确保所有特殊优化和逻辑复制获得了使用。

在ISE软件中的实现是把布局和路由努力设置到"high"来完成的。时钟被以5%的增量反复增加，直到该设计不能满足设计约束。

结果是-与利用Virtex-4 FPGA实现的设计相比-平均性能提高了30%，如图3所示。