TI推出业界最快双信道16位ADC与首款频率抖动清除器
JESD204B 是一款业界标准序列通信链接,可简化数据转换器与其它装置之间的数字数据接口,例如FPGA、DSP 以及ASIC 等。该标准可减少组件之间的路由,进而大幅降低无线通信、测量测试及国防航空等应用的输入/输出与电路板空间需求。
ADS42JB69 大幅提高系统设计弹性,是唯一一款16 位ADC,整合包含0、1 与2子级等三种所有JESD204B 子级(subclass),实现多重数据转换器之间的同步工作。此外,ADS42JB69 还支持针对确定性延迟(deterministic latency) 的最新JESD204B 标准,无论是否使用外部定时讯号(timing signal),均可实现固定传输延迟。该组件也与现有JESD204A 标准兼容。
ADS42JB69与ADS42LB69 主要特性与优势
· 最高动态效能大幅提高接收器灵敏度:在170 MHz 中频(intermediate frequency; IF) 下,两款ADC 皆可提供89 dBc 的无寄生动态范围(spurious-free dynamic range; SFDR) 效能,比同类竞争产品多达9 dB,而且支持不含谐波失真2 (harmonic distortion; HD2) 与HD3 的100 dBc SFDR、在相关dBFS完整范围提供74.9分贝讯号噪声比(SNR) 效能及100 dB 的通道隔离;
· 高设计弹性支持三个数字接口选择:
○ 支持JESD204B 接口的ADS42JB69 可将所需数据接口信道数从17 个锐减至5 个,不但明显减少电路板空间,同时降低设计复杂度;
○ ADS42LB69 透过17 信道双倍数据速率(DDR) 低电压差分讯号(LVDS) 或10 信道四倍数据速率LVDS 支持传统并行接口设计。
· 简单的模拟输入接口:支持可程序设计的完整范围高阻抗模拟输入缓冲器,不但可简化输入滤波器设计与驱动器电路系统,还可维持效能表现和整个模拟输入频率范围内组件间的可重复性(repeatability);
· 最低功耗:ADS42JB69 单一通道功耗为775 mW,而ADS42LB69 单一通道功耗仅为740 mW;
· 接脚兼容以确保高设计弹性:最新ADC 属于接脚兼容的高效能14 位产品系列。在170 MHz IF 下,双信道14 位250-MSPS ADS42JB49 (JESD204B) 和ADS42LB49(LVDS) 可提供89 dBc 的SFDR 效能及高达73.4 dBFS 的SNR 效能;
结合16 位ADS42JB69 与LMK04828,为系统设计人员提供简洁的JESD204B 串行接口,降低物料清单(BOM) 成本,并确保无与伦比的高效能。LMK04828 不但提供超低抖动及相位噪声,同时还可生成实现多重组件同步所需的JESD204B 子级1 系统定时参考讯号(system timing reference signal; SYSREF)。
LMK04828主要特性与优势
· 最高效能:245.76 MHz 下,可使用低噪声电压控制晶体管振荡器(crystal oscillator) 模块,实现低于100fs 的RMS 抖动(10 kHz 至20 MHz);
· 整合效能及功能的独特组合:
· 生成JESD204B 子级1 SYSREF:高速频率与JESD204B SYSREF 伴随讯号(companion signal) 配对,提供多达七组子系统JESD204B 组件的定时同步;
· 更高弹性:ADS42JB69 单一通道功耗为775 mW,而ADS42LB69 单一通道功耗仅为740 mW;
○ 双电压振荡器控制(dual voltage-controlled oscillator) 核心,提供2.5 GHz 或2.9 GHz运作频率,七对可程序设计频率输出LVDS设定、低电压正射极耦合逻辑(low-voltage positive-emitter-coupled logic; LVPECL) 或高摆幅差分讯号(high-swing differential signaling; HSDS) 输出格式,实现最高弹性;
○ 输出对可配置为组件频率和SYSREF 或者两个组件频率,增加其它实作高速频率,满足系统需求;
○ 数字延迟、模拟延迟及零延迟等可程序设计特性支持各种频率需求与架构。
工具与支持
以下评估模块(EVM) 可加速采用最新16 位及14 位250 MSPS ADC 的开发工作:
· 支持JESD204B 接口的16 位ADS42JB69SEK 与14 位ADS42JB49SEK,每套建议售价为999美元;
· 支持LVDS 接口的
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