用创新积极应对产业风暴

Semiconductor Insights最新分析报告指出，储存市场已经开始进行创新以应对这场经济风暴。报告中提到了 Hynix、 SanDisk和 Toshiba开发的3-bit和4-bit存储单元。据称，采用3-bit和4-bit存储的创新技术，并结合高级的40nm和30nm工艺， NAND|0">NAND闪存的晶圆利用率已经提升到超过250Mbit/mm2。不久前，2-bit多层单元(MLC)设计结合50nm到40nm工艺的设计让晶圆利用率达到了100到150Mbits/mm2。

NAND制造商已经出现了架构上的分歧。SanDisk和Toshiba的设计采用全数据线all-bit line(ABL)架构，他们在去年开始推这一设计。Samsung的42nm设计则是基于他们传统的架构，即分别激活奇数数据线和偶数数据线。Hynix的48nm、3bit单元、32Gbit NAND也采用传统的双数据线架构。Intel和Micron的设计则在裸片的中间设置了页面缓冲，有效的平均分配数据线长度并增强了性能。在40nm工艺引入之前，NAND设计人员必须优先考虑在多次读写情况下NAND单元的可靠性。

不同的供应商采用不同的办法来确保可靠性。栅致漏极泄漏GIDL(Gate-induced drain leakage)会让存储单元趋于退化和失效。SanDisk和Toshiba采用了两条虚拟数据线（每条位于一个NAND单列（NAND string）的结尾，靠近选择门），来减轻电流压力并达到一定的可靠性。通过减少增加的数据线的裸片尺寸，NAND单列的数量增加了一倍，从32增加到64。而增加的两个虚拟数据线让整个NAND单列的数量达到66。

选择这种架构确保了单元的可靠性，只要他们不改变NAND单列的长度，数据线长度就能加倍。该架构的创新让控制极减轻了这种效应。SanDisk和Toshiba最早在他们的43nm产品中采用这种NAND单列结构，并在32nm、3-bit单元的3Gbit NAND和43nm、4-bit单元的64Gbit NAND设计中保留这种架构。

采用3-bit或4-bit单元结构的NAND器件形成了多种挑战。首先，最显而易见的是如何确定状态，对于3-bit单元来说有8种状态，而4-bit单元有16种电压保持状态。从电路设计的角度来看，这意味着内部电压泵必须产生更高的电平。电压泵在NAND闪存裸片中占据了很大的面积，即是在MLC的设计中也是这样。随着更高的电平需求，3-bit和4-bit单元NAND的电压泵设计需要更高的效率和可靠性。在单个NAND闪存单元内实现8个或16个状态对于高性能的实现十分重要。增加的阶跃脉冲读写（ISPP）在以往的MLC设计中得到广泛采用。最新的NAND闪存设计中的新的读写技术得到了最优化，让操作更加可靠，让针对的应用具备合理的性能。增加的NAND单列长度同时影响了产生的数据线电压，并对NAND单列中相应位置的数据线起作用。Intel和Micron在他们34nm、32Gbit NAND闪存中采用的DAC类电压发生控制器是另一个创新的例子，这让更长的NAND单列满足可靠性要求。而Hynix宣布了另一种读写算法，称为"起点偏置控制"（Start Bias Control）和"智能盲读写"（Smart Blind Program），让读写的性能提高了30%。

3-bit和4-bit NAND单元闪存的读写性能设计各不相同，不过都能达到5.5 Mbytes/s的速率。SanDisk和Toshiba的43nm、4-bit单元的64Gbit NAND器件达到5.6 Mbytes/s。Hynix的48nm、3-bit单元的32Gbit NAND闪存达到5.5Mbytes/s。作为对比的是，在ISSCC 2008的会议上，SanDisk和Toshiba宣布56nm、3-bit单元的16Gbit NAND设计可提供8Mbytes/s的性能。该规格暗示，不论4-bit单元的设计和增加的NAND单列长度的读写挑战有多大，SanDisk和Toshiba的4-bit单元闪存可以完全达到Hynix 3-bit单元设计的性能。

3-bit单元的NAND闪存设计已经可以在56nm、48nm和32nm工艺节点实现，但今年才是4-bit单元得以实现的第一年。4-bit单元NAND的开发在2006年7月SanDisk收购MSystemsin后就已经开始。除了在一个小单元内设置16个状态的挑战，在广泛的应用领域中4-bit NAND产品要取得成功，嵌入式控制器兼容4-bit也是十分关键的。

NAND闪存产业的创新在最近几年一直面临极大的压力，除去价格腐蚀拖延的时间。在令人畏缩的外部环境下，NAND创新的逐渐活跃显示了NAND板块的复苏--也许从大的方面讲是存储产业的复苏。