分布式录波器高精度同步时钟信号的实现

3 同步逻辑信号的实现

分布式同步逻辑的实现为本系统的重要部分，也是分布式录波系统同步录波的关键。系统中有一个专门用于接收各子单元故障的信号，作为系统录波的专用引脚，该信号为RS485驱动，因此抗干扰能力比较强。实际应用中，不论哪一个子单元判断出故障信号，均向本系统发出一个触发电平，当本系统收到该电平后立即发出启动信号，启动录波后一段时间再发出录波结束电平，结束本次录波工作。

由于CPLD的并行处理功能强大与反应速度快的特点，所以子单元发出故障信号的延时可以忽略不计(小于10 ns)。由于不同的用户需要的录波文件大小不一致，所以将录波结束的控制参数交由用户在线设置。由故障、录波启动、录波结束三组信号再配合IRIG-B时钟信号即可实现系统的同步录波功能(此处的源代码不再赘述)。

4 实验结果

本系统的设计方案在Altera公司的MAXII570[2]上实现，编译环境为QuartusII 8.0，编程语言为VHDL[3]。
本系统在理论上最多能够连接32个子单元(RS485驱动能力的限制)，实际应用中，由于受到产品外形结构的限制，最大连接了8个子单元，任意一个子单元发出故障信号时，均能通过本系统产生录波的同步信号，各项指标均满足录波器的相关指标要求。即使多个子单元发出故障信号，本系统亦能准确判断出故障信号，从而输出同步信号。

通过实际测试，本文设计方案只占用了63%的系统资源，留有相当大的剩余资源，非常方便实现后期的功能升级，而不用更换硬件。

本设计的难点在于如何正确地安排好芯片内部各个模块之间的时序，特别是当多个单元发出故障信号的情况下，如何能够准确地发出录波启动和录波结束信号，而不丢失录波文件。本系统可以用于暂态录波器，也可以用于稳态录波器。此外，经过调整相应的参数后，也可以用于其他的分布式实时系统。