基于cPCI总线的嵌入式遥测前端处理器系统设计

CPLD选用了Latfice公司的ISP 4512V系统在线可编程器件。由于ISP便于现场更改，降低了研发成本，缩短了系统调试时间。

在众多通用的PCI接口芯片中，选用了目前业界设计选用的主流芯片：PLX公司的PLX9054。PLX9054是一种功能强、使用灵活并符合PCIV2．2规范的32位、33MHz的。PCI总线接口控制器，它可以作为PCI总线的主控设备去控制总线，也可以作为目标设备去响应总线。PIX9054提供了PCI总线、EWROM、IDCAL总线3个接口，作为一种"桥"芯片，在PCI总线和LOCAL总线之间有3种直接的数据传输模式。本设计选用了DMA数据传输模式。PLX9054以其强大的功能和简单的用户接口，为PCI总线接口的开发提供了一种简洁的方法，设计者只需设计本地总线接口控制电路，即可实现与PCI总线的高速数据传输。

3．2．2 帧、子帧同步及同步策略的实现
PCM数据一个参数是以一个字或多个字的方式表达的，每个字由若干码元组成，而在一个PCM采集系统中，所有测试参数组成一个参数群，该参数群称为帧/子帧结构。怎样才能准确地区分每个字的起始位置．正确地恢复采集参数的并行数据，也就是获取帧/子帧以及表示各参数的数据字的起始时刻相一致的脉冲序列，其过程即称为帧/子帧同步。帧，子帧同步信号的作用在于在一串信号群中，给出一个起始时间标志，以便对每个参数字进行正确地分路，其特点是：它本身的信息量不大，但对传输的可靠性要求很高。帧同步检测器是PCM分路器板的关键部分，其他工作都是在帧同步检测器完成正确的检测后进行的，因此，帧同步检测器起着至关重要的作用。其框图如图3所示。

按照数据采集方案的格式要求，预先由处理器进行初始化设置，包括帧同步码组、同步码组的长度和允许同步码组的错误位数。随着时间的推移，PCM数据在CLDCK信号的控制下，逐位进入移位寄存器，移位寄存器的输出数据进入比较器，随时与帧同步码组进行比较，在同步码组长度逻辑的控制下，一旦检测到可能的同步码组，则比较器输出同步信号，该同步信号还必须由判决器来进行判决才能决定其是否有效。其方法是：预先设置允许的错误容限也就是允许的错误位数，然后根据比较器的输出信号是否满足错误容限的要求来决定真正的同步信号的输出。帧同步信号的产生为整个PCM分路器板提供了最基本、最重要的时序依据。

帧同步策略是PCM分路的关键技术之一，其意义在于最大限度地解决数据传输过程中造成的"漏同步"和"假同步"现象，以降低误码率，进一步提高数据检测的可靠性和有效性。一种基本的且经实践检验行之有效的帧同步策略是：在帧同步检测完成后，按照PCM格式定义的PCM字长和帧长，连续找到几个(一般为3个)相匹配的同步码组后，即认为帧确为同步。

帧同步策略的逻辑实现如图4所示。由图4可以看出，帧同步的正确性可以依据以下条件：
(1)同步码组的正确性。
(2)帧长的正确性(通过帧长计数器与帧长预置值的比较实现)。
(3)同步、检测和失步的判别。不同的设计者可采用不同的方法，目的是消除假同步和漏同步的影响。可以采取以下方法：若比较器连续出现3个相等值时同步，当有一个不等值时，进入检测状态；而当出现连续3个不等值或检测一定时间后不能同步时，则进入失步状态。

以上解决了帧同步的问题，也就是找到了每一帧的起止位置。然而，每一帧的各数据字在特定的测试方案中又不可能相同，如何来确定某个参数字在哪一帧的哪个位置?帧同步以后，数据传输的正确位置是否可靠?这就是子帧同步要解决的问题。多年来，国内外广泛采用的于帧同步方式为ID同步方式。

子帧同步策略是PCM分路的另一关键技术，其意义在于：在帧同步的基础上，对数据的可靠性作进一步的容错检测。一种常用的且经实践检验较为可靠的子帧同步策略是：连续检查几个子帧数据(一般为3个)，其子帧同一位置的ID字如果相同或相邻子帧相应的ID字连续，则判决为子帧同步，否则子帧不同步。

子帧同步策略逻辑实现如图5所示。由图5可以看出，子帧同步与策略的正确性依据以下条件：
(1)ID字位置及其值的正确性(如过零检测)。
(2)子帧长的正确性(通过子帧长与帧计数器值的比较判断)。
(3)同步、检测和失步的判别，方法与帧同步策略类似。

在本设计中，双PCM帧同步检测、帧/子帧同步策略均通过CPLD逻辑器件实现，不仅提高了设计的集成度，而且提高了系统的可靠性及其性能，使每路PCM分路速率达到20Mbps的国际先进水平。

4 软件平台选择及软件组成
目前常用的遥测前端处理器操作系统有Windows2000和VxWorks二种。Window