求解大神，如何用基本逻辑门和触发器实现6进制加法计数器

用D触发器做个计数器，好久没搞数字电路了，你自己用的verilog设计一个看一下生成的原理图

共同学习

6进制同步置零计数器 Verilog代码
module counter（clk,reset,count）;
input clk,reset;
output count;
reg [2:0] count;
always @(posedge clk)
begin
   if(reset)
      count<=3'b000;
  else
     if (count<=3'b101)
         count<=3'b000;
    else
         count<=count+1;
end
endmodule

具体硬件搭建，详见数电。

置零改为复位，更合适。