请教大家一个高速DDR设计减少信号时延的问题

FPGA出来的信号到DDR3有800M的速度，对信号的相位偏移要求很高。请问在做Layout设计时，有没有固定的模式（设计方法、参数）可以保证DDR3信号的相位偏移在时间t内。比如要求走线平行，宽度固定为20mil，线长为2000mil（此处参数均随手写的）...是否就可以保证CLK 与 DATA 的相位延迟在0.5ns内。我个人感觉好像不太可能，请知道的大神帮忙解答一下，谢谢！
另外，这种时延可以通过什么方式仿真出结果吗?

针对上述问题，今天在PADS里面找了一下，发现右键某一网络选择特性，延迟时间软件已给出。另外，PADS Layout中有验证设计功能，其中有一项高速验证，可以添加需要验证的网络，并设置网络的最大延迟时间，最大线长，电容阻抗等参数，设置好这些参数后进行验证，若布线违反以上某一或某几规则，则报错。