quartusii中用modesim仿真时激励文件怎样编写

给小编贴一段开发板例程
`timescale 1ns/1ps
module    tb_fir_filter    ;
     reg  fpga_clk         ;
     reg  rst_n            ;
always #20 fpga_clk =~fpga_clk ;
initial begin
                    fpga_clk = 1'b0 ;
                    rst_n    = 1'b0 ;
               #200 rst_n    = 1'b1 ;
             end
                  
   
wire [7:0] signal_data ;//波形数据
wire       signal_fp   ;//数据指示
   
wire [7:0] filter_out ;

给小编贴一段开发板例程
`timescale 1ns/1ps
module    tb_fir_filter    ;
     reg  fpga_clk         ;
     reg  rst_n            ;
always #20 fpga_clk =~fpga_clk ;
initial begin
                    fpga_clk = 1'b0 ;
                    rst_n    = 1'b0 ;
               #200 rst_n    = 1'b1 ;
             end
wire [7:0] signal_data ;//波形数据
wire       signal_fp   ;//数据指示
wire [7:0] filter_out ;