protues仿真时IO口为何不能拉为低电平？
时间：10-02
整理：3721RD
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各位大神帮忙看看，如图所示，单片机P2.3接光耦4脚，光耦3脚接地。为何光耦导通时P2.3不能被拉为低电平呢?
这个很基础了
个人觉着：光耦导通时，4、5脚之间有一个较小的电压降，不是完全的短接导通。另外，P2.3口默认输出高电平。