PCB layout 阻抗匹配问题

大家好！
    正在设计一款产品，主MCU ATMEL  SAM9G35，外加DDR2和NAND FLASH，数据线和地址线需要阻抗匹配，这个阻抗匹配串联一个50欧姆的电阻?或者要求PCB制作厂家按50欧姆的阻抗要求制作效果是一样的?请高手指导，谢谢！

如果你人为串电阻的话，整个阻抗就不好控制了。前面提到的阻抗匹配都是制板厂家通过调整板子的叠层、线宽、间距等来调节的，使得板子上的走线阻抗在几十欧至100多欧姆变动，这些是PCB板子的特性

建议 LZ 用 Mentor Graphics 的 HyperLynx 仿真下，以便优化 PCB 叠层、敷铜厚度和宽度的设计，和必要时引入的阻抗匹配网络的设计：
http://www.mentor.com/pcb/hyperlynx/signal-integrity/

对于DDR走线，一般是单端线做50欧姆阻抗匹配，而差分对做100欧姆阻抗匹配，这个你只要提出要求，板厂会帮你调参数的

再问下大侠，“单端线做50欧姆阻抗匹配”与串接在电路中的电阻没啥关系啊?就是说不管串接多大电阻，PCB板走线还是要厂家做阻抗匹配的?

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DDR线上就不需要再串什么电阻了呀，一般只有时钟线上会预留一个33欧姆到100欧姆的电阻

他们是怎么调参数的?修改布线?

那如果我串接了电阻也就不需要阻抗匹配了?