五个方面谈IC设计
时间：10-02
整理：3721RD
点击：
前段时间有位中国科学技术大学（我梦寐以求却求而不得的学府）的研究生同学在我的博客下方留言咨询时序约束的一些问题：“如果设计的电路只是提供给NIOSII在FPGA内调用，没有外部器件的相关延时信息，该怎么约束输入输出呢”。
其实呢，从事IC设计或者FPGA开发这个行业，拥有聪明的大脑写好优秀的代码固然重要，然而学会对代码或者电路施加时序约束也是每个从业者应该掌握的技巧，这个技巧可以帮助你高效且合理且正确的定制SPEC或者划分模块，进而为后续项目的顺利进展打下良好的铺垫。正确合理的时序约束可以帮你实现快速综合出面积尽量小、频率尽量高的电路来。
通常情况下：
1、对系统的时钟频率约束的紧一些，余量可以根据情况定为10%-20%之间，比较紧的时钟约束会让综合工具尽最大的能力去综合电路。
2、输入和输出的延迟如果没有较为准确的参考，一般可以设置为周期的一半，而且应该为同步系统的约束，如果为异步系统的约束则没有实际的意义，另外要尤其注意纯组合电路的情况。
3、合理的约束时序性能的原则，60/40原则：
逻辑延迟低于timing budget 的60%，这个时候时序很容易满足；
逻辑延迟在60%-80%之间，软件综合的时间就会 变大很多；
逻辑延迟超过80%时，时序将很难满足。
4、对于FPGA综合及布局布线而言，您的电路所占的资源最好不要超过整个FPGA的85%，否则FPGA不能够很好的工作，电路性能可能也不会很好，所以选择FPGA资源时最好根据您项目的情况进行预估算。
5、虚假路径（false path）和多周期路径（multi-period）要特殊对待。
6、跨时钟域的地方要用跨时钟域的处理方法保证其正确性，也可以通过跨时钟域检查的工具检查其合理性。
IC设计其实是一个门槛特别高的行业,要学的专业特别多,要会的工具特别多,要走的流程特别长,要花的时间也要足够,所以你可以理解为他是一个要求特别多的行业.你可以认为他是高富帅行业,也可以认为他是屌丝行业,但是这都不妨碍他对这个社会的巨大贡献.因而学会IC设计于己于人都是相当有诱惑力的.
本篇介绍从5个方面来谈IC设计实战经验:
一:设计架构的划分,这一块是相当重要的,你可以在很多的书籍中看到,很多的书籍中也都会谈论如何进行架构的划分.架构的划分好比盖房子,设计好整个房子的结构,后面才能一砖一瓦的网上填,最后的摩天大楼才能建成.架构的划分又可以分为如下几个方面:
1 ) 软硬件划分,什么归软件来做,什么归硬件来做,如何达到效率的最高效;这个方面其实很困难的,一般都是相当有经验的人才来做架构的划分,但是一般会遵循一些原则,即:软件的灵活性比较大,所以一般做一些控制类的活儿,硬件的并行性比较大,所以一般用来做加速,遵循这些原则的话,划分以来或许简单一些.当前比较流行的做法是软硬件协同设计,具体可以参考相关的书籍.
2)算法设计,例如快速搜索,快速比对,软件的一些思维未必适合硬件实现,因为硬件需要考虑资源问题,需要考虑速度和面积,需要考虑组合逻辑的延时等等,不能一味的追求单方面而忽略了其他的方面.
3)性能因素的考虑,譬如带宽为多少合适,太宽并不一定就会很快,要考虑如何提升吞吐率,可以从各个方面入手.
4)模块设计的划分,一个太大的模块不适合实现,也不适合维护,当别人接手时也很难快速的理解,所以模块划分要得当,可以基于接口,基于功能,基于灵活性,一个好的划分会带来很多的好处,例如易于维护,易于理解,出错概率低,相反,会看起来很臃肿,很奇怪,也难以维护升级.另外模块代码的行数不易过多,当然也没必要划分出几十个小的模块,那样维护起来也是相当的痛苦.
二:设计技巧,这一部分包括如下几个方面:
1)利用脚本加速开发,例如利用脚本进行接口的自动连线,快速复制相似的代码,如果恰当合适的利用脚本,会使你的开发事半功倍.
2)状态机的设计,组合逻辑和时序逻辑分开,状态机不宜过大,否则会出现很大的比较器.
3)one hot编码推荐使用，这个在后面的ECO时比较方便更改。
4）流水线技术，这个技术可以提高吞吐率，有利于时序的优化，利用流水线技术可以高效发访问DDR，但是流水线也有弊端，例如某个阶段的时间太长，或者某个阶段依赖于前一个阶段，流水线一定要设计得当，否则可能会弄巧成拙。
5）利用链表技术可以节省memory的使用，当然这个很多时候要看具体的应用场景。
6）在设计模块的时候，可以简单的设计一个可以综合的Testbench，这样你可以不依赖单独设计Testbench的人，你可以继续往后推进你的模块设计，你可以上FPGA开发板上简单的验证。
三:设计实现技巧，你的设计一定要是可实现的，否则你的设计没有任何意义，就是一堆垃圾字母而已。该技巧包括如下几个方面：
1）你的电路要具有可测试性DFT，这个可以在后端插入scan，你的电路中的memory要有mbist的电路，用于自动产生数据读写RAM，自动比对结果，一般这都是到后端后会接触的东西。
2）你的电路要能够做STA，你的电路中最好只用一个沿来采样（DDR这种情况除外），因为很难保证两个沿都能卡的很好。
3）注意跨时钟域的处理，跨时钟域如何进行验证。
4）功耗和面积之间的权衡，门控时钟的使用，RAM的使用。
5）FPGA的选择，到一定程度时，电路需要到FPGA上进行验证，快速的FPGA十分的昂贵，便宜的可能又达不到项目的需求，所以一定要权衡好两者之间的关系。
6）关于RAM的实现，可以用register实现，也可以采用生成的ram实现，一般比较小时采用register实现（一般小于512bits）,而且RAM要尽量成正方形，因为太深或者太宽的ram不好布局布线，他占了一块面积后，其他的只能扰很的距离来布局布线，不利于时序的优化。
四:设计调试技巧，你的设计在后面将转为大量的调试,无论是波形仿真的调试,还是上FPGA的调试,或者是芯片回来的调试,都是一份相当大,相当困难,相当耗时的艰巨任务。该技巧包括如下几个方面：
1）你在设计的时候就要充分考虑如何进行后续的验证,你可以拉出一些信号进行调试,但是由于出pin的数量限制，所以你可以利用mux分级拉出信号，然后用寄存器配置的方式，选择哪些pin被拉出，这样你可以拉出很多的pin.
2) 你可以加一些寄存器用于调试,例如中断寄存器，error寄存器，状态机寄存器，拉出状态，看状态跳转的是否正确。
3）如果你的设计中有ram，你要充分考虑ram该如何验证，否则ram出错的话将是十分头疼的事情。
4）如果你做的是通信类的设计，要考虑loop_back模式的测试，这样不需要和别的设计进行连接。
五:沟通的技巧，这一块说不重要其实可以说是最重要的，设计的要和验证的沟通，硬件的要和软件的沟通，做技术支持的要和客户沟通，上下级要沟通，反正沟通无处不在。所以你要注意下面几个方面：
1）保留平时的沟通记录，可以帮助你到时候进行review，也可以帮助你到时出错时作为证据。
2）通过各种手段进行沟通，例如邮件，电话，会议等等，要充分让别人懂你说的，你也懂别人说的，开会不要漫无目的，要把握时间。
3）沟通的最主要目的是发现问题，解决问题，所以怎么高效怎么办。
其实呢，从事IC设计或者FPGA开发这个行业，拥有聪明的大脑写好优秀的代码固然重要，然而学会对代码或者电路施加时序约束也是每个从业者应该掌握的技巧，这个技巧可以帮助你高效且合理且正确的定制SPEC或者划分模块，进而为后续项目的顺利进展打下良好的铺垫。正确合理的时序约束可以帮你实现快速综合出面积尽量小、频率尽量高的电路来。
通常情况下：
1、对系统的时钟频率约束的紧一些，余量可以根据情况定为10%-20%之间，比较紧的时钟约束会让综合工具尽最大的能力去综合电路。
2、输入和输出的延迟如果没有较为准确的参考，一般可以设置为周期的一半，而且应该为同步系统的约束，如果为异步系统的约束则没有实际的意义，另外要尤其注意纯组合电路的情况。
3、合理的约束时序性能的原则，60/40原则：
逻辑延迟低于timing budget 的60%，这个时候时序很容易满足；
逻辑延迟在60%-80%之间，软件综合的时间就会 变大很多；
逻辑延迟超过80%时，时序将很难满足。
4、对于FPGA综合及布局布线而言，您的电路所占的资源最好不要超过整个FPGA的85%，否则FPGA不能够很好的工作，电路性能可能也不会很好，所以选择FPGA资源时最好根据您项目的情况进行预估算。
5、虚假路径（false path）和多周期路径（multi-period）要特殊对待。
6、跨时钟域的地方要用跨时钟域的处理方法保证其正确性，也可以通过跨时钟域检查的工具检查其合理性。
IC设计其实是一个门槛特别高的行业,要学的专业特别多,要会的工具特别多,要走的流程特别长,要花的时间也要足够,所以你可以理解为他是一个要求特别多的行业.你可以认为他是高富帅行业,也可以认为他是屌丝行业,但是这都不妨碍他对这个社会的巨大贡献.因而学会IC设计于己于人都是相当有诱惑力的.
本篇介绍从5个方面来谈IC设计实战经验:
一:设计架构的划分,这一块是相当重要的,你可以在很多的书籍中看到,很多的书籍中也都会谈论如何进行架构的划分.架构的划分好比盖房子,设计好整个房子的结构,后面才能一砖一瓦的网上填,最后的摩天大楼才能建成.架构的划分又可以分为如下几个方面:
1 ) 软硬件划分,什么归软件来做,什么归硬件来做,如何达到效率的最高效;这个方面其实很困难的,一般都是相当有经验的人才来做架构的划分,但是一般会遵循一些原则,即:软件的灵活性比较大,所以一般做一些控制类的活儿,硬件的并行性比较大,所以一般用来做加速,遵循这些原则的话,划分以来或许简单一些.当前比较流行的做法是软硬件协同设计,具体可以参考相关的书籍.
2)算法设计,例如快速搜索,快速比对,软件的一些思维未必适合硬件实现,因为硬件需要考虑资源问题,需要考虑速度和面积,需要考虑组合逻辑的延时等等,不能一味的追求单方面而忽略了其他的方面.
3)性能因素的考虑,譬如带宽为多少合适,太宽并不一定就会很快,要考虑如何提升吞吐率,可以从各个方面入手.
4)模块设计的划分,一个太大的模块不适合实现,也不适合维护,当别人接手时也很难快速的理解,所以模块划分要得当,可以基于接口,基于功能,基于灵活性,一个好的划分会带来很多的好处,例如易于维护,易于理解,出错概率低,相反,会看起来很臃肿,很奇怪,也难以维护升级.另外模块代码的行数不易过多,当然也没必要划分出几十个小的模块,那样维护起来也是相当的痛苦.
二:设计技巧,这一部分包括如下几个方面:
1)利用脚本加速开发,例如利用脚本进行接口的自动连线,快速复制相似的代码,如果恰当合适的利用脚本,会使你的开发事半功倍.
2)状态机的设计,组合逻辑和时序逻辑分开,状态机不宜过大,否则会出现很大的比较器.
3)one hot编码推荐使用，这个在后面的ECO时比较方便更改。
4）流水线技术，这个技术可以提高吞吐率，有利于时序的优化，利用流水线技术可以高效发访问DDR，但是流水线也有弊端，例如某个阶段的时间太长，或者某个阶段依赖于前一个阶段，流水线一定要设计得当，否则可能会弄巧成拙。
5）利用链表技术可以节省memory的使用，当然这个很多时候要看具体的应用场景。
6）在设计模块的时候，可以简单的设计一个可以综合的Testbench，这样你可以不依赖单独设计Testbench的人，你可以继续往后推进你的模块设计，你可以上FPGA开发板上简单的验证。
三:设计实现技巧，你的设计一定要是可实现的，否则你的设计没有任何意义，就是一堆垃圾字母而已。该技巧包括如下几个方面：
1）你的电路要具有可测试性DFT，这个可以在后端插入scan，你的电路中的memory要有mbist的电路，用于自动产生数据读写RAM，自动比对结果，一般这都是到后端后会接触的东西。
2）你的电路要能够做STA，你的电路中最好只用一个沿来采样（DDR这种情况除外），因为很难保证两个沿都能卡的很好。
3）注意跨时钟域的处理，跨时钟域如何进行验证。
4）功耗和面积之间的权衡，门控时钟的使用，RAM的使用。
5）FPGA的选择，到一定程度时，电路需要到FPGA上进行验证，快速的FPGA十分的昂贵，便宜的可能又达不到项目的需求，所以一定要权衡好两者之间的关系。
6）关于RAM的实现，可以用register实现，也可以采用生成的ram实现，一般比较小时采用register实现（一般小于512bits）,而且RAM要尽量成正方形，因为太深或者太宽的ram不好布局布线，他占了一块面积后，其他的只能扰很的距离来布局布线，不利于时序的优化。
四:设计调试技巧，你的设计在后面将转为大量的调试,无论是波形仿真的调试,还是上FPGA的调试,或者是芯片回来的调试,都是一份相当大,相当困难,相当耗时的艰巨任务。该技巧包括如下几个方面：
1）你在设计的时候就要充分考虑如何进行后续的验证,你可以拉出一些信号进行调试,但是由于出pin的数量限制，所以你可以利用mux分级拉出信号，然后用寄存器配置的方式，选择哪些pin被拉出，这样你可以拉出很多的pin.
2) 你可以加一些寄存器用于调试,例如中断寄存器，error寄存器，状态机寄存器，拉出状态，看状态跳转的是否正确。
3）如果你的设计中有ram，你要充分考虑ram该如何验证，否则ram出错的话将是十分头疼的事情。
4）如果你做的是通信类的设计，要考虑loop_back模式的测试，这样不需要和别的设计进行连接。
五:沟通的技巧，这一块说不重要其实可以说是最重要的，设计的要和验证的沟通，硬件的要和软件的沟通，做技术支持的要和客户沟通，上下级要沟通，反正沟通无处不在。所以你要注意下面几个方面：
1）保留平时的沟通记录，可以帮助你到时候进行review，也可以帮助你到时出错时作为证据。
2）通过各种手段进行沟通，例如邮件，电话，会议等等，要充分让别人懂你说的，你也懂别人说的，开会不要漫无目的，要把握时间。
3）沟通的最主要目的是发现问题，解决问题，所以怎么高效怎么办。
学习。.。
跪拜！1